一种三维集成电路制造技术

本申请实施例提供了一种三维集成电路，包括：底部器件层，所述底部器件层具有底部器件层的有源器件、和与之连接的底部器件层的电连接结构；形成在底部器件层上方的上方第一器件层，所述上方第一器件层具有上方第一器件层的有源器件、和与之连接的上方第一器件层的电连接结构；其中，所述底部器件层的电连接结构和所述上方第一器件层的电连接结构之间电连接，底部器件层的有源器件和第一器件层的有源器件为平面结构的CMOS晶体、全环栅极场效应晶体管、鳍式场效应晶体管中的一种或者两种、或者三种。本申请实施例解决了传统的3D封装芯片不能适应芯片的发展方向的技术问题。能适应芯片的发展方向的技术问题。能适应芯片的发展方向的技术问题。

【技术实现步骤摘要】
一种三维集成电路


[0001]本申请涉及半导体器件
，具体地，涉及一种三维集成电路。

技术介绍

[0002]电子产品目前正在朝小型化、高密度化、高可靠性、低功耗方向发展，使得芯片也的发展方向也是小型化、高密度化、高可靠性、低功耗。为了缩小芯片尺寸，业界专利技术了多层芯片堆叠封装技术。
[0003]开始时，堆叠封装是把多个芯片裸片堆叠放置在一起，把芯片之间的信号通过键合(bonding)技术连结，组成内部的完整系统，再把外部信号通过封装引脚外连，最后封装成为一个完整芯片。
[0004]后来，业界专利技术了硅通孔(TSV)技术，堆叠的芯片裸片之间的信号是通过TSV连接，形成了更加紧凑的多芯片堆叠封装芯片。这种3D封装芯片是在封装阶段通过多层芯片裸片堆叠封装形成的，从芯片制造角度看，这种3D封装芯片只能看作是伪3D芯片。
[0005]3D封装芯片存在如下缺陷：
[0006]1、减薄技术面临的主要挑战是超薄化工艺所要求的<50um的减薄能力,没有支撑的减薄硅片在组装后会发生严重的翘曲，与基板之间的互连(微凸点)上会产生较大的残余应力，从而导致器件结构的可靠性问题。
[0007]2、因为Cu易于氧化并在高温下容易形成各种氧化物(CuO和Cu2O),需要高真空度和高洁净度的Cu
‑
Cu混合键合工艺。
[0008]3、不同芯片裸晶在封装过程中的对准精度较低，封装过程之中，裸晶可能会有位移，导致钻孔或脚位没对准,布线和互连间距受覆盖精度的影响被限制在几个微米。Intel最先进的QMC工艺的pitch为3um,因此键合的I/O数目受到pitch的限制，无法再提高集成度。
[0009]4、3D封装由大量不同的材料组成，这些材料具有不同的材料特性，如热膨胀系数(CTE)、热导率、电导率及弹性模量等，这会在芯片上产生巨大的热
‑
机械力，并导致芯片与封装相互作用(CPI)，从而发生低K值电介质材料开裂、金属结构脱落等现象。另外，封装自身可能也会发生严重翘曲，从而增加了额外的应力，尤其是对于面积较大的封装。
[0010]因此，传统的3D封装芯片不能适应芯片的发展方向，急需真正的3D芯片，是本领域技术人员急需要解决的技术问题。
[0011]在
技术介绍
中公开的上述信息仅用于加强对本申请的背景的理解，因此其可能包含没有形成为本领域普通技术人员所知晓的现有技术的信息。

技术实现思路

[0012]本申请实施例提供了一种三维集成电路，以解决传统的3D封装芯片不能适应芯片的发展方向的技术问题。
[0013]本申请实施例提供了一种三维集成电路，包括：
[0014]底部器件层，所述底部器件层具有底部器件层的有源器件、和与之连接的底部器件层的电连接结构；
[0015]形成在底部器件层上方的上方第一器件层，所述上方第一器件层具有上方第一器件层的有源器件、和与之连接的上方第一器件层的电连接结构；
[0016]其中，所述底部器件层的电连接结构和所述上方第一器件层的电连接结构之间电连接，底部器件层的有源器件和第一器件层的有源器件为平面结构的CMOS晶体、全环栅极场效应晶体管、鳍式场效应晶体管中的一种或者两种、或者三种。
[0017]本申请实施例由于采用以上技术方案，具有以下技术效果：
[0018]本申请实施例的三维集成电路，本质上是一个芯片，只有一个衬底就是底部器件层的底部衬底。底部器件层仅仅是一个三维集成电路中的层结构，上方第一器件层是底部器件层中之上的层结构，即底部器件层和上方第一器件层在制造时垂向排列形成。底部器件层的电连接结构和所述上方第一器件层的电连接结构之间电连接实现了三维集成电路的电连接。本申请实施例的三维集成电路，不是3D封装芯片，而是一个真正的3D芯片，即三维集成电路。整个三维集成电路只有一个底部衬底，使得整个三维集成电路的垂向高度能够较小，进而整个三维集成电路的垂向尺寸较小；同时三维集成电路的衬底成本较低也降低了整个三维集成电路的成本。与现有技术相比，本申请实施例的底部器件层和上方第一器件层，多个器件层结构在垂向方向的设置，打破了固有的3D封装芯片的固有思路。
附图说明
[0019]此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
[0020]图1为本申请实施例的三维集成电路的示意图；
[0021]图2为图1所示三维集成电路的制备方法的流程图；
[0022]图3为图1所示三维集成电路的制备方法完成步骤S1
‑
2的剖视图；
[0023]图4为图1所示三维集成电路的制备方法完成步骤S1
‑
3的剖视图；
[0024]图5为图1所示三维集成电路的制备方法完成步骤S1
‑
4的剖视图；
[0025]图6为图1所示三维集成电路的制备方法完成步骤S2
‑
1的剖视图；
[0026]图7为图1所示三维集成电路的制备方法完成步骤S2
‑
3的剖视图；
[0027]图8为图1所示三维集成电路的制备方法完成步骤S3
‑
2的剖视图；
[0028]图9为图1所示三维集成电路的制备方法完成步骤S3
‑
6的剖视图；
[0029]图10为图1所示三维集成电路的制备方法完成步骤S3
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7的剖视图；
[0030]图11为图1所示三维集成电路的制备方法完成步骤S4的剖视图；
[0031]图12为本申请实施例的具有退火阻挡层的三维集成电路的示意图。
[0032]附图标记：
[0033]底部衬底外延层1，底部有源器件层的有源器件2，氧化物绝缘层3，钨通孔4，氧化物绝缘层中的金属互连线5，低介电常数绝缘层6，低介电常数绝缘层中的金属互连线7，二氧化硅孤岛隔离层8，第一薄硅层9，器件隔离10，第一有源器件层的有源器件11，第一层间TSV通孔12，铝垫层13，钝化层14，H+离子注入层15，退火阻挡层16。
具体实施方式
[0034]为了使本申请实施例中的技术方案及优点更加清楚明白，以下结合附图对本申请的示例性实施例进行进一步详细的说明，显然，所描述的实施例仅是本申请的一部分实施例，而不是所有实施例的穷举。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
[0035]传统的3D封装芯片本质上是多层芯片的封装，即每个芯片在封装前都是独立的，两层芯片之间始终会有一定的间隙，这样3D封装本身无法实现两层芯片之间紧密贴合，不能适应芯片的小型化的发展方向。在每一个单个的芯片中，都具有各自的衬底，而且衬底需要保持一定的厚度，导致单个芯片的厚度也是需要一定的厚度；另外衬底在芯片中的占比在40％～50％之间，这样也使得3D封装芯片的成本居高不下。
...

【技术保护点】

【技术特征摘要】
1.一种三维集成电路，其特征在于，包括：底部器件层，所述底部器件层具有底部器件层的有源器件、和与之连接的底部器件层的电连接结构；形成在底部器件层上方的上方第一器件层，所述上方第一器件层具有上方第一器件层的有源器件、和与之连接的上方第一器件层的电连接结构；其中，所述底部器件层的电连接结构和所述上方第一器件层的电连接结构之间电连接，底部器件层的有源器件和第一器件层的有源器件为平面结构的CMOS晶体、全环栅极场效应晶体管、鳍式场效应晶体管中的一种或者两种、或者三种。2.根据权利要求1所述的三维集成电路，其特征在于，还包括：第一层间通孔以及填充其内的导电物质，连接所述底部器件层的电连接结构和所述上方第一器件层的电连接结构。3.根据权利要求2所述的三维集成电路，其特征在于，三维集成电路还包括自上方第一器件层的上方依次排列的上方第二器件层、
……
、上方第n器件层；其中，n的取值范围为大于等于2小于等于50；上方第一器件层、上方第二器件层、
……
、上方第n器件层相邻层之间通过第二层间通孔及其内的导电物质、
……
、第n层间通孔及其内的导电物质连接。4.根据权利要求3所述的三维集成电路，其特征在于，还包括：孤岛隔离层，形成在所述底部器件层、所述上方第一器件层、上方第二器件层、
……
、上方第n器件层相邻层之间。5.根据权利要求4所述的三维集成电路，其特征在于，所述底部器件层包括自下而上设置的底部衬底、底部有源器件层、底部绝缘层；其中，所述底部绝缘层中具有与底部有源器件层的有源器件连接的电连接结构，作为底部器件层的电连接结构；上方第h器件层包括自下而上设置的第h半导体层、第h有源器件层、第h绝缘层；其中，所述第h绝缘层中具有与第一有源器件层的有源器件连接的电连接结构，作为上方第h器件层的电连接结构；h遍取从1到n。6.根据权利要求5所述的三维集成电路，其特征在于，所述第h半导体层具有贯穿所述第h半导体层的器件隔离，器件隔离包围在第一有源器件层的有源器件的外侧；其中，所述器件隔离通过STI形成，或者所述器件隔离通过氧注入的方式形成。7.根据权利要求6所述的三维集成电路，其特征在于，在形成第h有源器件层的有源器件过程中的离子注入后的退火工艺和消除应力的退火工艺中，采用低热预算闪光毫秒退火工艺，低热预算闪光毫秒退火工艺退火温度的取值范围为大于等于750℃小于等于1200℃；第h层间通孔内的导电物质的熔点高于低热预算闪光毫秒退火工艺的退火温度；第h层间通孔为TSV钨通孔或者TSV铜通孔。8.根据权利要求6所述的三维集成电路，其特征在于，所述底部器件层还包括：底部衬底外延层，形成在底部衬底之上，且所述底部有源器件层的有源器件位于所述底部衬底外延层之上。9.根据权利要求6所述的三维集成电路，其特征在于，所述底部绝缘层包括自下而上设置的氧化物绝缘层和低介电常数绝缘层；所述底部绝缘层的电连接结构包括：
设置在氧化物绝缘层内且位于第一有源器件层的有源器件之上的钨通孔；设置在氧化物绝缘层内连接在所述钨通孔之上的金属互连线；设置在低介电常数绝缘层内的金属互连线，且低介电常数绝缘层中的金属互连线与氧化物绝缘层中的金属互连线连接；其中，所述底部绝缘层的低介电常数绝缘层内的金属互连线在横向方向完全被低介电常数绝缘层包裹，所述底部绝缘层的氧化物绝缘层内的金属互连线在横向方向完全被低介电常数绝缘层包裹。10.根据权利要求9所述的三维集成电路，其特征在于，形成在第h有源器件层的...

【专利技术属性】
技术研发人员：张耀辉，
申请(专利权)人：苏州华太电子技术股份有限公司，
类型：发明
国别省市：