横向扩散金属氧化物半导体场效应晶体管结构制造技术

本发明专利技术公开了一种横向扩散金属氧化物半导体场效应晶体管结构，包括Ｐ－型衬底、Ｎ＋型埋层、Ｎ型外延层、Ｐ型阱、Ｎ型阱、漏极区、源极区以及本体区，其中Ｎ＋型埋层位于Ｐ型衬底与Ｎ型外延层之间，Ｐ型阱接触Ｎ＋型埋层，源极区与本体区位于Ｐ型阱，Ｎ型阱位于Ｎ型外延层中，漏极区位于Ｎ型阱内，因此在施加高电压于漏极且Ｐ型衬底为接地时，由于Ｎ＋型埋层隔离开Ｐ－型衬底与Ｎ型外延层，所以提高了与Ｐ型衬底的崩溃电压，因而能避免发生ＰＮ结崩溃。

【技术实现步骤摘要】

本专利技术涉及一种横向扩散金属氧化物半导体场效应晶体管结构，尤其涉及一种 P-型衬底与N型外延层被N+型埋层隔离开的金属氧化物半导体场效应晶体管结构。
技术介绍
随着半导体产业的发展，高功率组件经常被应用在许多电力电子方面，其中横向 扩散金属氧化物半导体场效应晶体管(Lateral Diffused MOSFET,LDM0S)由于更容易与互 补型金属氧化物半导体(Complementary Metal Oxide Semiconductor, CMOS)制程兼容而 被广泛采用。参阅图1，现有技术的LDMOS的示意图。如图1所示，现有技术的LDM0S1包括 P-型衬底(substrate) 10、P+型埋层(B/L, buried layer) 12、N 型外延层(EPI, epitaxial layer) 30、P型阱(well) 40、N型阱50、漏极区、源极区以及本体区(body area)，其中P+型 埋层12位于P-型衬底10与P型阱40之间，而N型外延层30位于P-型衬底10之上。N型阱50在N型外延层30中，漏极区位于N型阱50之上，且漏极区包括高压N型 漏极层62与N+型漏极层64，其中N+型漏极层64在高压N型层62之上，而N+型漏极层 64连接复数个漏极端D。源极区以及本体区位于P型阱40中。源极区包括高压N型源极层72与N+型源 极层74，其中N+型源极层74在高压N型源极层72之上，而N+型源极层74连接复数个源 极端S。本体区包括P+型本体接触层(body contact layer) 82，且连接复数个本体端B。LDMOS 1还包括厚氧化层隔离区92与P型底部隔离层94，以避免厚氧化层隔离区 92上方的高电压连接线(未显示)意外导通P型底部隔离层94底下的N型外延层30。LDMOS 1还包括保护层110，覆盖漏极区、源极区、本体区以及厚氧化层隔离区92， 用以提供保护作用。一般LDMOS在导通时，漏极端D连接高电压，比如600V，而源极端S接地，本体端B 施加超过该LDMOS 1的临界电压的正电压，以导通该LDM0S1，并使大电流由漏极端D流向 源极端S。因此，漏极端D至源极端S的导通电阻Ron需愈小愈好，使得LDMOS的奥姆消耗 功率愈低，以减轻LDMOS的温度上升，提高组件的使用寿限以及可靠度。复数个漏极端D可 增加有效通道宽度，是降低导通电阻的常用作法。此外，也可缩短漏极区与源极区的相隔距 离，以达到降低导通电阻的目的，不过会有降低崩溃电压的负面作用。LDMOS 1在关闭时，漏极端D连接高电压(600V)，而源极端S与本体端B接地，以关 闭该LDMOS 1，此时与漏极端D相连的连接线(未显示)具有600V的高电压，会导致LDMOS 1的漏极区与源极区之间发生崩溃，而使LDM0S1失效，甚至造成永久性损坏。虽然厚氧化层 隔离区92可提高保护作用，但是保护效果仍然十分有限，因此需要一种能确保不会发生PN 结崩溃的LDMOS结构。
技术实现思路
本专利技术的主要目的在提供一种横向扩散金属氧化物半导体场效应晶体管结构，包 括P-型衬底、N+型埋层、N型外延层、P型阱、N型阱、漏极区、源极区以及本体区，其中N+ 型埋层位于P型衬底与N型外延层之间，P型阱接触N+型埋层，源极区与本体区位于P型 阱，N型阱位于N型外延层中，漏极区位于N型阱内，N+型埋层隔离开P型衬底与N型外延 层，以提高与P型衬底的PN结崩溃电压，确保在组件操作时，由漏极区连接出来的高电压连 接线不会造成PN结崩溃。因此，本专利技术可解决上述现有技术的问题，提高半导体组件的可 靠度。附图说明图1为现有技术的LDMOS的示意图图2为本专利技术LDMOS结构的示意图。主要组件符号说明1 LDMOS2 LDMOS10P"型衬底12P+型埋层20N+型埋层30N型外延层40P型阱42P型层50N型阱62高压N型漏极层64N+型漏极层72高压N型源极层74N+型源极层82P+型本体接触层92厚氧化层隔离区94P型底部隔离层100 N型阱防护环102防护环端110保护层B本体端D漏极端S源极端具体实施例方式以下结合附图及组件符号对本专利技术的实施方式做更详细的说明，以使本领域的技 术人员在研读本说明书后能据以实施。参阅图2，本专利技术LDMOS结构的示意图。如图2所示，本专利技术的横向扩散金属氧化 物半导体场效应晶体管(LDMOS) 2包括P-型衬底10、N+型埋层20、N型外延层30、P型阱 40、N型阱50、漏极区、源极区以及本体区，其中N+型埋层20位于P型衬底10与N型外延 层30之间，P型阱40具第一深度，位于N型外延层30中并接触N+型埋层20，且包括P型 层42，源极区与本体区位于P型阱40的P型层42中，N型阱50位于N型外延层30中且不 接触N+型埋层20，而漏极区位于N型阱50内。漏极区包括由下而上依序堆栈的高压N型漏极层62与N+型漏极层64，且N+型漏 极层64连接复数个漏极端D。源极区包括高压N型源极层72与N+型源极层74，其中N+型源极层74在高压N 型源极层72之上，而N+型源极层74连接复数个源极端S。高压N型源极层72具第二深 度，且所述第二深度大于P型阱40的第一深度。本体区包括P+型本体接触层82，所述P+型本体接触层82位于P型阱40内，且连 接复数个本体端B。本专利技术的LDMOS 2还包括场氧化隔离区，位于漏极区与源极区之间，且在N型外延 层30中。场氧化隔离区包括由下而上依序堆栈的厚氧化层隔离区92以及P型底部隔离层 94，以提高P型底部隔离层94下方N型外延层30的临界电压，避免厚氧化层隔离区92上 方的高电压连接线(未显示)意外导通P型底部隔离层94下方的N型外延层30。本专利技术的LDMOS 2还包括N型阱防护环(Guard Ring) 100，接触到N+型埋层20， 并位于P型阱40外而包围住P型阱40，且N型阱防护环100与P型阱40不接触，同时复数 个防护环端102连接N型阱防护环100。此外，本专利技术的LDMOS 2还包括保护层110，覆盖漏极区、源极区、本体区以及厚氧 化层隔离区，用以提供保护作用，且保护层具有复数个贯穿孔，使漏极端D、源极端S、本体 端B与防护环端102能连接到外部连接线路(未显示)。保护层为一电气绝缘材料所构成， 且该电气绝缘材料包括氧化硅以及氮化硅的其中之一。由于N+型埋层20防止了 P-型衬底10与N型外延层30之间的崩溃，因此在施加 高电压(比如600V)于漏极端D且本体端B为接地时，能大幅提高漏极区与本体区之间的 崩溃电压，使得在厚氧化层隔离区上方的高电压连接线(未显示)不会引发PN结崩溃，因 而确保LDMOS 2的正常操作。P-型衬底10具第一 P型掺杂浓度，P型阱40具第二 P型掺杂浓度，P型层42与 P型底部隔离层94具第三P型掺杂浓度，P+型本体接触层82具第四P型掺杂浓度，其中第 二 P型掺杂浓度高于第一 P型掺杂浓度，第三P型掺杂浓度高于第二 P型掺杂浓度，以及第 四P型掺杂浓度高于第三P型掺杂浓度。第一 P型掺杂浓度、第二 P型掺杂浓度、第三P型 掺杂浓度以及第四P型掺杂浓度为包含硼、铝、镓、铟的其中之一的浓度。N+型埋层20具第一 N型掺杂浓度本文档来自技高网...

【技术保护点】
一种横向扩散金属氧化物半导体场效应晶体管结构，包括：一Ｐ－型衬底，具一第一Ｐ型掺杂浓度；一Ｎ＋型埋层，位于所述Ｐ－型衬底之上，所述Ｎ＋型埋层具一第一Ｎ型掺杂浓度；一Ｎ型外延层，位于所述Ｎ＋型埋层之上，所述Ｎ型外延层具一第二Ｎ型掺杂浓度，所述第二Ｎ型掺杂浓度低于所述第一Ｎ型掺杂浓度；一Ｐ型阱，位于所述Ｎ型外延层中，并接触到所述Ｎ＋型埋层，所述Ｐ型阱包括一Ｐ型层，所述Ｐ型阱具一第一深度并具一第二Ｐ型掺杂浓度，所述第二Ｐ型掺杂浓度高于所述第一Ｐ型掺杂浓度，所述Ｐ型层具一第三Ｐ型掺杂浓度，且所述第三Ｐ型掺杂浓度高于所述第二Ｐ型掺杂浓度；一Ｎ型阱，位于所述Ｎ型外延层中，所述Ｎ型阱具一第三Ｎ型掺杂浓度，所述第三Ｎ型掺杂浓度低于所述第一Ｎ型掺杂浓度且高于所述第二Ｎ型掺杂浓度；一漏极区，位于所述Ｎ型阱中，所述漏极区包括由下而上依序堆栈的一高压Ｎ型漏极层以及一Ｎ＋型漏极层，且所述Ｎ＋型漏极层连接复数个漏极端，所述高压Ｎ型漏极层具一第四Ｎ型掺杂浓度，所述Ｎ＋型漏极层具一第五Ｎ型掺杂浓度，所述第四Ｎ型掺杂浓度高于所述第三Ｎ型掺杂浓度，所述第五Ｎ型掺杂浓度高于所述第四Ｎ型掺杂浓度；一源极区，位于所述Ｐ型阱的Ｐ型层中，所述源极区包括一高压Ｎ型源极层以及一Ｎ＋型源极层，所述Ｎ＋型源极层位于所述高压Ｎ型源极层内，所述高压Ｎ型源极层具所述第四Ｎ型掺杂浓度，所述Ｎ＋型源极层具所述第五Ｎ型掺杂浓度，所述高压Ｎ型源极层具一第二深度，所述第二深度大于所述第一深度，且所述源极区连接复数个源极端；一本体区，位于所述Ｐ型阱的Ｐ型层中，所述本体区包括Ｐ＋型本体接触层，所述Ｐ＋型本体接触层接触所述Ｐ型阱，所述Ｐ＋型本体接触层具一第四Ｐ型掺杂浓度，所述第四Ｐ型掺杂浓度高于所述第三Ｐ型掺杂浓度，且所述Ｐ＋型本体接触层连接复数个本体端；一场氧化隔离区，位于所述漏极区与源极区之间，且在所述Ｎ型外延层中，所述场氧化隔离区包括由下而上依序堆栈的一厚氧化层隔离区以及一Ｐ型底部隔离层，所述Ｐ型底部隔离层具所述第三Ｐ型掺杂浓度；一Ｎ型阱防护环，接触到所述Ｎ＋型埋层并位于所述Ｐ型阱外而包围所述Ｐ型阱，且所述Ｎ型阱防护环不接触所述Ｐ型阱，所述Ｎ型阱防护环连接复数个防护环端，所述Ｎ型阱防护环具所述第三Ｎ型掺杂浓度；以及一保护层，覆盖所述漏极区、源极区、本体区以及厚氧化层隔离区，且所述保护层具有复数个贯穿孔，使漏极端、源极端、本体端与防护环端连接到连接线路，所述保护层为一电气绝缘材料所...

【技术特征摘要】

【专利技术属性】
技术研发人员：廖作祥，范秉尧，刘懿儒，
申请(专利权)人：宏海微电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]