半导体装置制造方法及图纸

根据一实施方式，半导体装置具备第一电极、第一半导体区域、栅极电极、第二导电型的第二半导体区域、第二导电型的第三半导体区域、第一导电型的第四半导体区域、第一导电型的第五半导体区域以及第二电极。第一半导体区域包含第一导电型的第一区域。栅极电极设于第一半导体区域之上。第二半导体区域在与从第一电极朝向第一半导体区域的第一方向垂直的第二方向上，与栅极电极相对。第三半导体区域在第一方向上设于第一半导体区域与第二半导体区域之间。第三半导体区域的下部的宽度比第三半导体区域的上部的宽度长。第四半导体区域设于第三半导体区域与栅极电极之间，具有比第一区域高的第一导电型的杂质浓度。第五半导体区域设于第二半导体区域之上。于第二半导体区域之上。于第二半导体区域之上。

【技术实现步骤摘要】
半导体装置
[0001]相关申请
[0002]本申请享受以日本专利申请2022－42059号(申请日：2022年3月17日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的所有内容。


[0003]本专利技术的实施方式一般涉及半导体装置。

技术介绍

[0004]金属氧化物半导体场效晶体管(MOSFET)等半导体装置使用于电力转换等用途。要求能够提高半导体装置的短路耐受性的技术。

技术实现思路

[0005]本专利技术提供能够提高短路耐受性的半导体装置。
[0006]根据一实施方式，半导体装置具备第一电极、第一半导体区域、栅极电极、第二导电型的第二半导体区域、第二导电型的第三半导体区域、第一导电型的第四半导体区域、第一导电型的第五半导体区域以及第二电极。所述第一半导体区域设于所述第一电极之上，包含第一导电型的第一区域。所述栅极电极隔着栅极绝缘层设于所述第一半导体区域之上。所述第二半导体区域在与从所述第一电极朝向所述第一半导体区域的第一方向垂直的第二方向上隔着所述栅极绝缘层而与所述栅极电极相对。所述第三半导体区域在所述第一方向上设于所述第一半导体区域与所述第二半导体区域之间。所述第三半导体区域的下部的所述第二方向上的长度比所述第三半导体区域的上部的所述第二方向上的长度长。所述第四半导体区域设于所述第三半导体区域与所述栅极电极之间，具有比所述第一区域高的第一导电型的杂质浓度。所述第五半导体区域设于所述第二半导体区域之上。所述第二电极设于所述第二半导体区域以及所述第五半导体区域之上。
附图说明
[0007]图1是表示实施方式的半导体装置的一部分的立体剖面图。
[0008]图2是放大了图1的一部分的剖面图。
[0009]图3的(a)～图5的(b)是表示实施方式的半导体装置的制造工序的剖面图。
[0010]图6是表示实施方式的第一变形例的半导体装置的一部分的立体剖面图。
[0011]图7是表示实施方式的第二变形例的半导体装置的一部分的立体剖面图。
具体实施方式
[0012]以下，参照附图对本专利技术的各实施方式进行说明。
[0013]另外，附图为示意性或者概念性的，各部分的厚度与宽度的关系、部分间的大小的比率等未必与现实情况相同。另外，即使在表示相同部分的情况下，也存在根据附图而将彼
此的尺寸、比率差异化表示的情况。
[0014]另外，在本申请说明书与各图中，对于与已说明的要素相同的要素，标注相同的附图标记并适当省略详细的说明。
[0015]在以下的说明以及附图中，n
+
、n、n
－
以及p
+
、p这些标记表示各杂质浓度的相对的高低。即，附有“+”的标记表示与未附有“+”以及“－”中的任一方的标记相比杂质浓度相对较高，附有“－”的标记表示与未附有任一方的标记相比杂质浓度相对较低。在各个区域中包含p型杂质和n型杂质这双方的情况下，这些标记表示这些杂质相互补偿之后的净的杂质浓度的相对的高低。
[0016]对于以下说明的各实施方式，也可以使各半导体区域的p型与n型反型来实施各实施方式。
[0017]图1是表示实施方式的半导体装置的一部分的立体剖面图。
[0018]实施方式的半导体装置是MOSFET。如图1所示，实施方式的半导体装置100包含半导体区域1(第一半导体区域)、p型(第二导电型)基底区域2(第二半导体区域)、p型半导体区域3(第三半导体区域)、n型(第一导电型)半导体区域4(第四半导体区域)、n
+
型源极区域5(第五半导体区域)、p
+
型接触区域6、n
+
型漏极区域7、栅极电极10、漏极电极21(第一电极)以及源极电极22(第二电极)。
[0019]在实施方式的说明中，使用XYZ正交坐标系。将从漏极电极21朝向半导体区域1的方向设为Z方向(第一方向)。将与Z方向垂直的一方向设为X方向(第二方向)。将与X方向以及Z方向垂直的方向设为Y方向(第三方向)。另外，这里，将从漏极电极21朝向半导体区域1的方向称作“上”，将与其相反的方向称作“下”。这些方向是基于漏极电极21与半导体区域1的相对的位置关系的方向，与重力的方向无关。
[0020]漏极电极21设于半导体装置100的下表面。n
+
型漏极区域7设于漏极电极21之上，与漏极电极21电连接。半导体区域1设于n
+
型漏极区域7之上。栅极电极10经由栅极绝缘层11设于半导体区域1之上。
[0021]半导体区域1包含n型的第一区域1a。在本实施方式的半导体装置100中，第一区域1a遍及半导体区域1的整体地设置。第一区域1a的n型杂质浓度比n
+
型漏极区域7的n型杂质浓度低。第一区域1a经由n
+
型漏极区域7而与漏极电极21电连接。
[0022]p型基底区域2设于半导体区域1的上侧，在X方向上隔着栅极绝缘层11与栅极电极10相对。p型半导体区域3在Z方向上设于半导体区域1与p型基底区域2之间。n型半导体区域4设于p型半导体区域3与栅极电极10之间以及第一区域1a与栅极电极10之间。n
+
型源极区域5以及p
+
型接触区域6选择性地设于p型基底区域2之上。在图示的例子中，栅极电极10在X方向上隔着栅极绝缘层11而与n型半导体区域4的一部分以及n
+
型源极区域5的一部分也相对。另外，半导体区域1的第一区域1a位于n
+
型漏极区域7与栅极电极10之间以及n
+
型漏极区域7与p型半导体区域3之间。
[0023]源极电极22设于n
+
型源极区域5以及p
+
型接触区域6之上，与n
+
型源极区域5以及p
+
型接触区域6电连接。p型基底区域2经由p
+
型接触区域6而与源极电极22电连接。栅极电极10利用栅极绝缘层11与源极电极22电分离。
[0024]图2是放大了图1的一部分的剖面图。
[0025]如图2所示，在p型半导体区域3中，下部的宽度W2比上部的W1长。“宽度”对应于X方
向上的长度。在半导体装置100中，p型半导体区域3的下端(半导体区域1与p型半导体区域3的界面)位于比栅极电极10的下端靠下方。p型半导体区域3的下部的宽度越趋向下方越变长，p型半导体区域3的一部分位于栅极绝缘层11之下。
[0026]n型半导体区域4与第一区域1a以及栅极绝缘层11相接。n型半导体区域4的n型杂质浓度比第一区域1a的n型杂质浓度高。在图示的例子中，栅极电极10的下端的宽度越趋向下方越短。栅极绝缘层11以及n型半导体区域4沿栅极电极10的侧面以及底面以大致均匀的厚度设置。对应于栅极电极10的下端的宽度减少的量，p型半导体区域3的下部的宽度增加。
[0027]n型半本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，具备：第一电极；第一半导体区域，设于所述第一电极之上，包含第一导电型的第一区域；栅极电极，隔着栅极绝缘层设于所述第一半导体区域之上；第二导电型的第二半导体区域，在与从所述第一电极朝向所述第一半导体区域的第一方向垂直的第二方向上，隔着所述栅极绝缘层而与所述栅极电极相对；第二导电型的第三半导体区域，在所述第一方向上设于所述第一半导体区域与所述第二半导体区域之间，所述第三半导体区域的下部的所述第二方向上的长度比上部的所述第二方向上的长度长；第一导电型的第四半导体区域，设于所述第三半导体区域与所述栅极电极之间，所述第四半导体区域的第一导电型的杂质浓度比所述第一区域的第一导电型的杂质浓度高；第一导电型的第五半导体区域，设于所述第二半导体区域之上；以及第二电极，设于所述第二半导体区域以及所述第五半导体区域之上。2.根据权利要求1所述的半导体装置，所述第二半导体区域包含：第一部分，在所述第二方向上与所述栅极绝缘层分离；以及第二部分，设于所述栅极绝缘层与所述第一部分之间，位于所述第四半导体区域之上，所述第二部分的第二导电型的杂质浓度比所述第一部分的第二导电型的杂质浓度低。3.根据权利要求2所述的半导体装置，所述第二部分的第二导电型的杂质浓度比所述第三半导体...

【专利技术属性】
技术研发人员：田中克久，河野洋志，
申请(专利权)人：东芝电子元件及存储装置株式会社，
类型：发明
国别省市：