沟槽式MOSFET晶体管制造技术

本实用新型专利技术公开一种沟槽式MOSFET晶体管，其导电多晶硅体与沟槽侧壁和底部之间具有一二氧化硅层，一绝缘介质层覆盖于沟槽、P型阱层上表面；在P型阱层上部且在重掺杂N型源极区周边具有一中掺杂N型源极层，此中掺杂N型源极层的上端与P型阱层上表面齐平，中掺杂N型源极层的下端与位于沟槽侧壁上的二氧化硅层接触；绝缘介质层上开有一通孔，此通孔的下端与重掺杂N型源极区和中掺杂N型源极层的上端接触，一上金属层填充于通孔内并位于绝缘介质层上方。本实用新型专利技术沟槽式MOSFET晶体管改善了寄生电容，从而降低了MOS晶体管的高频开关损耗。从而降低了MOS晶体管的高频开关损耗。从而降低了MOS晶体管的高频开关损耗。

【技术实现步骤摘要】
沟槽式MOSFET晶体管


[0001]本技术涉及MOSFET器件的
，尤其涉及一种沟槽式MOSFET晶体管。

技术介绍

[0002]沟槽功率MOS器件具有集成度高、导通电阻低、开关速度快、开关损耗小的特点，已经在低压和中高压应用领域全面替代平面式功率MOS器件，成为功率MOS器件的主流。功率MOSFET管在非常极端的严苛条件下的实际应用中，如器件处于高频条件，寄生电容的弊端更加显著，从而导致MOS晶体管的损耗增加。

技术实现思路

[0003]本技术的目的是提供一种沟槽式MOSFET晶体管，该沟槽式MOSFET晶体管改善了寄生电容，从而降低了MOS晶体管的高频开关损耗。
[0004]为达到上述目的，本技术采用的技术方案是：一种沟槽式MOSFET晶体管，包括：硅基片、分别位于硅基片上部、中部和下部的P型阱层、N型外延层和N型漏极层，一位于P型阱层内的沟槽延伸至N型外延层内，在P型阱层上部内且位于沟槽周边具有重掺杂N型源极区；
[0005]所述沟槽内填充有一导电多晶硅体，此导电多晶硅体与沟槽侧壁和底部之间具有一二氧化硅层，一绝缘介质层覆盖于沟槽、P型阱层上表面；
[0006]在P型阱层上部且在重掺杂N型源极区周边具有一中掺杂N型源极层，此中掺杂N型源极层的上端与P型阱层上表面齐平，中掺杂N型源极层的下端与位于沟槽侧壁上的二氧化硅层接触；
[0007]所述绝缘介质层上开有一通孔，此通孔的下端与重掺杂N型源极区和中掺杂N型源极层的上端接触，一上金属层填充于通孔内并位于绝缘介质层上方，一下金属层覆盖于N型漏极层与N型外延层相背的表面。
[0008]上述技术方案中进一步改进的方案如下：
[0009]1、上述方案中，所述通孔与重掺杂N型源极区上表面部分区域接触。
[0010]2、上述方案中，所述沟槽延伸至N型外延层的上部。
[0011]3、上述方案中，所述N型外延层的厚度为P型阱层的厚度的2~3倍。
[0012]4、上述方案中，所述重掺杂N型源极区的深度为中掺杂N型源极层厚度为3~5倍。
[0013]由于上述技术方案的运用，本技术与现有技术相比具有下列优点：
[0014]本技术沟槽式MOSFET晶体管，其在P型阱层上部且在重掺杂N型源极区周边具有一中掺杂N型源极层，此中掺杂N型源极层的上端与P型阱层上表面齐平，中掺杂N型源极层的下端与位于沟槽侧壁上的二氧化硅层接触；改善了寄生电容，从而降低了MOS晶体管的高频开关损耗。
附图说明
[0015]附图1为本技术沟槽式MOSFET晶体管的结构示意图。
[0016]以上附图中：1、硅基片；2、P型阱层；3、N型外延层；4、N型漏极层；5、沟槽；6、重掺杂N型源极区；7、导电多晶硅体；8、二氧化硅层；9、通孔；10、中掺杂N型源极层；11、绝缘介质层；12、上金属层；13、下金属层。
具体实施方式
[0017]通过下面给出的具体实施例可以进一步清楚地了解本专利，但它们不是对本专利的限定。
[0018]实施例1：一种沟槽式MOSFET晶体管，包括：硅基片1、分别位于硅基片1上部、中部和下部的P型阱层2、N型外延层3和N型漏极层4，一位于P型阱层2内的沟槽5延伸至N型外延层3内，在P型阱层2上部内且位于沟槽5周边具有重掺杂N型源极区6；
[0019]所述沟槽5内填充有一导电多晶硅体7，此导电多晶硅体7与沟槽5侧壁和底部之间具有一二氧化硅层8，一绝缘介质层11覆盖于沟槽5、P型阱层2上表面；
[0020]在P型阱层2上部且在重掺杂N型源极区6周边具有一中掺杂N型源极层10，此中掺杂N型源极层的上端与P型阱层2上表面齐平，中掺杂N型源极层的下端与位于沟槽5侧壁上的二氧化硅层8接触；
[0021]所述绝缘介质层11上开有一通孔9，此通孔9的下端与重掺杂N型源极区6和中掺杂N型源极层10的上端接触，一上金属层12填充于通孔9内并位于绝缘介质层11上方，一下金属层13覆盖于N型漏极层4与N型外延层3相背的表面。
[0022]上述沟槽5延伸至N型外延层3的上部。
[0023]上述N型外延层3的厚度为P型阱层2的厚度的2.4倍。
[0024]上述重掺杂N型源极区6的深度为中掺杂N型源极层10厚度为4.2倍。
[0025]实施例2：一种沟槽式MOSFET晶体管，包括：硅基片1、分别位于硅基片1上部、中部和下部的P型阱层2、N型外延层3和N型漏极层4，一位于P型阱层2内的沟槽5延伸至N型外延层3内，在P型阱层2上部内且位于沟槽5周边具有重掺杂N型源极区6；
[0026]所述沟槽5内填充有一导电多晶硅体7，此导电多晶硅体7与沟槽5侧壁和底部之间具有一二氧化硅层8，一绝缘介质层11覆盖于沟槽5、P型阱层2上表面；
[0027]在P型阱层2上部且在重掺杂N型源极区6周边具有一中掺杂N型源极层10，此中掺杂N型源极层的上端与P型阱层2上表面齐平，中掺杂N型源极层的下端与位于沟槽5侧壁上的二氧化硅层8接触；
[0028]所述绝缘介质层11上开有一通孔9，此通孔9的下端与重掺杂N型源极区6和中掺杂N型源极层10的上端接触，一上金属层12填充于通孔9内并位于绝缘介质层11上方，一下金属层13覆盖于N型漏极层4与N型外延层3相背的表面。
[0029]上述通孔9与重掺杂N型源极区6上表面部分区域接触。
[0030]上述N型外延层3的厚度为P型阱层2的厚度的2.7倍。
[0031]上述重掺杂N型源极区6的深度为中掺杂N型源极层10厚度为3.5倍。
[0032]采用上述沟槽式MOSFET晶体管时，其在P型阱层上部且在重掺杂N型源极区周边具有一中掺杂N型源极层，此中掺杂N型源极层的上端与P型阱层上表面齐平，中掺杂N型源极
层的下端与位于沟槽侧壁上的二氧化硅层接触；改善了寄生电容，从而降低了MOS晶体管的高频开关损耗。
[0033]上述实施例只为说明本技术的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本技术的内容并据以实施，并不能以此限制本技术的保护范围。凡根据本技术精神实质所作的等效变化或修饰，都应涵盖在本技术的保护范围之内。
本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种沟槽式MOSFET晶体管，其特征在于：包括：硅基片（1）、分别位于硅基片（1）上部、中部和下部的P型阱层（2）、N型外延层（3）和N型漏极层（4），一位于P型阱层（2）内的沟槽（5）延伸至N型外延层（3）内，在P型阱层（2）上部内且位于沟槽（5）周边具有重掺杂N型源极区（6）；所述沟槽（5）内填充有一导电多晶硅体（7），此导电多晶硅体（7）与沟槽（5）侧壁和底部之间具有一二氧化硅层（8），一绝缘介质层（11）覆盖于沟槽（5）、P型阱层（2）上表面；在P型阱层（2）上部且在重掺杂N型源极区（6）周边具有一中掺杂N型源极层（10），此中掺杂N型源极层的上端与P型阱层（2）上表面齐平，中掺杂N型源极层的下端与位于沟槽（5）侧壁上的二氧化硅层（8）接触；所述绝缘介质层（11）上开有一通孔（9），此通...

【专利技术属性】
技术研发人员：田伟，廖兵，
申请(专利权)人：苏州达晶半导体有限公司，
类型：新型
国别省市：