半导体功率MOS器件制造技术

本实用新型专利技术公开一种半导体功率MOS器件，包括至少2个MOS器件单胞，所述MOS器件单胞进一步包括：硅基片、分别位于硅基片上部、中部和下部的P型阱层、N型外延层和N型漏极层，一盲孔的下部位于P型阱层、N型源极区之间且其下部延伸至P型阱层内，所述P型阱层靠近盲孔下部且在N型源极区下方的区域具有一重掺杂P型层；位于相邻MOS器件单胞之间的P型阱层内具有一N掺杂深延部，此N掺杂深延部的下端面在竖直方向上低于重掺杂P型层的底部，N掺杂深延部的上端面与P型阱层的上端面齐平。本实用新型专利技术半导体功率MOS器件在有利于提高电流强度的同时，降低了器件的漏电流。了器件的漏电流。了器件的漏电流。

【技术实现步骤摘要】
半导体功率MOS器件


[0001]本技术涉及功率MOS器件的
，尤其涉及一种半导体功率MOS器件。

技术介绍

[0002]沟槽MOS器件广泛应用于功率类电路中，作为开关器件连接电源与负载，已经在低压和中高压应用领域全面替代平面式功率MOS器件，成为功率MOS器件的主流。功率MOSFET管在非常极端的严苛条件下的实际应用中，如器件处于反偏压时输入过高电压条件，有极大的机率会发生电压过载的损坏情形。电压过载损坏通常直接理解为雪崩失效损坏，因为雪崩的过程伴随着过压的现象。

技术实现思路

[0003]本技术的目的是提供一种半导体功率MOS器件，该半导体功率MOS器件在有利于提高电流强度的同时，降低了器件的漏电流。
[0004]为达到上述目的，本技术采用的技术方案是：一种半导体功率MOS器件，包括至少2个MOS器件单胞，所述MOS器件单胞进一步包括：硅基片、分别位于硅基片上部、中部和下部的P型阱层、N型外延层和N型漏极层，一位于P型阱层内的沟槽延伸至N型外延层内，在P型阱层上部内且位于沟槽周边具有N型源极区；
[0005]所述沟槽内填充有一导电多晶硅体，此导电多晶硅体与沟槽侧壁和底部之间具有一二氧化硅层，一盲孔的下部位于P型阱层、N型源极区之间且其下部延伸至P型阱层内，所述P型阱层靠近盲孔下部且在N型源极区下方的区域具有一重掺杂P型层；
[0006]一绝缘介质层覆盖于沟槽、P型阱层、N型源极区上表面，一上金属层覆盖于盲孔内并与N型源极区、重掺杂P型层接触连接，一下金属层覆盖于N型漏极层与N型外延层相背的表面；
[0007]位于相邻MOS器件单胞之间的P型阱层内具有一N掺杂深延部，此N掺杂深延部的下端面在竖直方向上低于重掺杂P型层的底部，N掺杂深延部的上端面与P型阱层的上端面齐平。
[0008]上述技术方案中进一步改进的方案如下：
[0009]1、上述方案中，所述N掺杂深延部的下端面为向下凸起的圆弧面。
[0010]2、上述方案中，所述盲孔延伸至P型阱层的中部。
[0011]3、上述方案中，所述N型外延层的厚度为P型阱层的厚度的2~3倍。
[0012]4、上述方案中，所述N掺杂深延部的下端延伸至P型阱层的中下部。
[0013]由于上述技术方案的运用，本技术与现有技术相比具有下列优点：
[0014]1、本技术半导体功率MOS器件，其包括至少2个MOS器件单胞，位于相邻MOS器件单胞之间的P型阱层内具有一N掺杂深延部，此N掺杂深延部的下端面在竖直方向上低于重掺杂P型层的底部，N掺杂深延部的上端面与P型阱层的上端面齐平，在有利于提高电流强度的同时，降低了器件的漏电流。
[0015]2、本技术半导体功率MOS器件，其盲孔的下部位于P型阱层、N型源极区之间且其下部延伸至P型阱层内，所述P型阱层靠近盲孔下部且在N型源极区下方的区域具有一重掺杂P型层，一上金属层覆盖于盲孔内并与N型源极区、重掺杂P型层接触连接；在器件处于反偏压时，让漏电流流往阻值较低的重掺杂P型层处而非通道区，可避免MOS器件过早发生崩溃现象，进而增加MOS器件的强健性。
附图说明
[0016]附图1为本技术半导体功率MOS器件的结构示意图。
[0017]以上附图中：1、硅基片；2、P型阱层；3、N型外延层；4、N型漏极层；5、沟槽；6、N型源极区；7、导电多晶硅体；8、二氧化硅层；9、盲孔；10、重掺杂P型层；11、绝缘介质层；12、上金属层；13、下金属层；14、MOS器件单胞；15、N掺杂深延部。
实施方式
[0018]通过下面给出的具体实施例可以进一步清楚地了解本专利，但它们不是对本专利的限定。
[0019]实施例1：一种半导体功率MOS器件，包括至少2个MOS器件单胞14，所述MOS器件单胞14进一步包括：硅基片1、分别位于硅基片1上部、中部和下部的P型阱层2、N型外延层3和N型漏极层4，一位于P型阱层2内的沟槽5延伸至N型外延层3内，在P型阱层2上部内且位于沟槽5周边具有N型源极区6；
[0020]所述沟槽5内填充有一导电多晶硅体7，此导电多晶硅体7与沟槽5侧壁和底部之间具有一二氧化硅层8，一盲孔9的下部位于P型阱层2、N型源极区6之间且其下部延伸至P型阱层2内，所述P型阱层2靠近盲孔9下部且在N型源极区6下方的区域具有一重掺杂P型层10；
[0021]一绝缘介质层11覆盖于沟槽5、P型阱层2、N型源极区6上表面，一上金属层12覆盖于盲孔9内并与N型源极区6、重掺杂P型层10接触连接，一下金属层13覆盖于N型漏极层4与N型外延层3相背的表面；
[0022]位于相邻MOS器件单胞14之间的P型阱层2内具有一N掺杂深延部15，此N掺杂深延部15的下端面在竖直方向上低于重掺杂P型层10的底部，N掺杂深延部15的上端面与P型阱层2的上端面齐平。
[0023]上述N掺杂深延部15的下端面为向下凸起的圆弧面。
[0024]上述盲孔9延伸至P型阱层2的中部。
[0025]上述N型外延层3的厚度为P型阱层2的厚度的2.4倍。
[0026]实施例2：一种半导体功率MOS器件，包括至少2个MOS器件单胞14，所述MOS器件单胞14进一步包括：硅基片1、分别位于硅基片1上部、中部和下部的P型阱层2、N型外延层3和N型漏极层4，一位于P型阱层2内的沟槽5延伸至N型外延层3内，在P型阱层2上部内且位于沟槽5周边具有N型源极区6；
[0027]所述沟槽5内填充有一导电多晶硅体7，此导电多晶硅体7与沟槽5侧壁和底部之间具有一二氧化硅层8，一盲孔9的下部位于P型阱层2、N型源极区6之间且其下部延伸至P型阱层2内，所述P型阱层2靠近盲孔9下部且在N型源极区6下方的区域具有一重掺杂P型层10；
[0028]一绝缘介质层11覆盖于沟槽5、P型阱层2、N型源极区6上表面，一上金属层12覆盖
于盲孔9内并与N型源极区6、重掺杂P型层10接触连接，一下金属层13覆盖于N型漏极层4与N型外延层3相背的表面；
[0029]位于相邻MOS器件单胞14之间的P型阱层2内具有一N掺杂深延部15，此N掺杂深延部15的下端面在竖直方向上低于重掺杂P型层10的底部，N掺杂深延部15的上端面与P型阱层2的上端面齐平。
[0030]上述N掺杂深延部15的下端面为向下凸起的圆弧面。
[0031]上述N型外延层3的厚度为P型阱层2的厚度的2.8倍。
[0032]上述N掺杂深延部15的下端延伸至P型阱层2的中下部。
[0033]采用上述半导体功率MOS器件时，其包括至少2个MOS器件单胞，位于相邻MOS器件单胞之间的P型阱层内具有一N掺杂深延部，此N掺杂深延部的下端面在竖直方向上低于重掺杂P型层的底部，N掺杂深延部的上端面与P型阱层的上端面齐平，在有利于提高电流强度的同时，降低了器件的漏电流；还有，其在器件处于反偏压时，让漏电流流往阻值较低的重掺杂P型层处本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体功率MOS器件，其特征在于：包括至少2个MOS器件单胞（14），所述MOS器件单胞（14）进一步包括：硅基片（1）、分别位于硅基片（1）上部、中部和下部的P型阱层（2）、N型外延层（3）和N型漏极层（4），一位于P型阱层（2）内的沟槽（5）延伸至N型外延层（3）内，在P型阱层（2）上部内且位于沟槽（5）周边具有N型源极区（6）；所述沟槽（5）内填充有一导电多晶硅体（7），此导电多晶硅体（7）与沟槽（5）侧壁和底部之间具有一二氧化硅层（8），一盲孔（9）的下部位于P型阱层（2）、N型源极区（6）之间且其下部延伸至P型阱层（2）内，所述P型阱层（2）靠近盲孔（9）下部且在N型源极区（6）下方的区域具有一重掺杂P型层（10）；一绝缘介质层（11）覆盖于沟槽（5）、P型阱层（2）、N型源极区（6）上表面，一上金属层（12）覆盖于盲孔（9）内并与N型源极区（6...

【专利技术属性】
技术研发人员：田伟，廖兵，
申请(专利权)人：苏州达晶半导体有限公司，
类型：新型
国别省市：