采样复位电路和模拟前端电路制造技术

本申请涉及一种采样复位电路和模拟前端电路，其中，该采样复位电路包括：采样电路、保持电路和复位电路；该采样电路分别连接该保持电路和该复位电路；该复位电路，用于在该采样电路采样结束后，对该采样电路的电位进行复位；其中，该复位电路的复位电压设置为该保持电路的最高电位。通过本申请，解决了采样电路功耗高的问题，实现了低功耗、安全的采样复位电路。电路。电路。

【技术实现步骤摘要】
采样复位电路和模拟前端电路


[0001]本申请涉及采样复位电路
，特别是涉及采样复位电路和模拟前端电路。

技术介绍

[0002]在模拟前端中，链路的线性度非常关键，其线性度会限制后面模数转换器的性能。模拟前端的线性度主要是由积分器，相关双采样电路以及保持电路共同决定的。积分器以及保持电路的线性度主要由自己的放大器性能决定，采样电路并没有放大器，所以它的线性度更需要得到保证。在相关技术中，通常需要增加额外的辅助放大器来提高链路线性度，导致采样复位电路功耗较高。
[0003]目前针对相关技术中采样复位电路的功耗高的问题，尚未提出有效的解决方案。

技术实现思路

[0004]本申请实施例提供了一种采样复位电路和模拟前端电路，以至少解决相关技术中解决了采样电路功耗高的问题。
[0005]第一方面，本申请实施例提供了一种采样复位电路，所述采样复位电路包括：采样电路、保持电路和复位电路；
[0006]所述采样电路，分别连接所述保持电路和所述复位电路；
[0007]所述复位电路，用于在所述采样电路采样结束后，对所述采样电路的电位进行复位；其中，所述复位电路的复位电压设置为所述保持电路的最高电位。
[0008]在其中一些实施例中，所述采样电路包括采样电容；
[0009]所述采样电容的第一端分别连接所述保持电路的输入端和所述复位电路，且所述采样电容的第二端连接所述保持电路的输出端。
[0010]在其中一些实施例中，所述保持电路包括第一开关子电路和第二开关子电路；
[0011]所述第一开关子电路，用于在采样时段期间将所述保持电路的输入端与所述采样电容的第一端断开，并且在保持时段期间将所述保持电路的输入端与所述采样电容的第一端导通；
[0012]所述第二开关子电路，用于在所述采样时段期间将所述保持电路的输出端与所述采样电容的第二端断开，并且在所述保持时段期间将所述保持电路的输出端与所述采样电容的第二端导通。
[0013]在其中一些实施例中，所述第一开关子电路包括第一互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，简称为CMOS)开关，且所述第一CMOS开关的栅极用于连接保持相信号；和/或，所述第二开关子电路包括第一N型金属氧化物半导体(N Metal Oxide Semiconductor，简称为NMOS)开关，且所述第一NMOS开关的栅极用于连接所述保持相信号。
[0014]在其中一些实施例中，所述采样电路包括采样电容；所述复位电路还包括第三开关子电路和第四开关子电路；
[0015]所述第三开关子电路，用于在采样时段期间将所述复位电路的复位电压与所述采样电容的第一端断开，并且在复位时段期间将所述复位电路与所述采样电容的第一端导通；
[0016]所述第四开关子电路，用于在所述采样时段期间和所述复位时段期间将所述采样电容的第二端与模拟地导通。
[0017]在其中一些实施例中，所述第三开关子电路包括第二CMOS开关，且所述第二CMOS开关的栅极用于连接复位信号；和/或，所述第四开关子电路包括第二NMOS开关，且所述第二NMOS开关的栅极用于连接所述复位信号。需要补充说明的是，当上述采样相信号、保持相信号均为0时，生成复位信号。
[0018]在其中一些实施例中，所述复位电路还包括第五开关子电路；
[0019]所述第五开关子电路，用于在所述采样时段期间和所述复位时段期间，将所述采样电容的第二端与所述模拟地导通。
[0020]在其中一些实施例中，所述采样电路还包括运算放大器；
[0021]所述运算放大器的输入端连接所述信号输入端，且所述运算放大器的输出端连接所述采样电容的第一端。
[0022]在其中一些实施例中，所述采样电路还包括采样开关子电路；
[0023]所述采样开关子电路在采样时段期间将所述运算放大器的输出端与所述采样电容的第一端导通，并且在保持时段期间将所述运算放大器的输出端与所述采样电容的第一端断开。
[0024]第二方面，本申请实施例提供了一种模拟前端电路，所述模拟前端电路包括模数转换器，以及如上述第一方面所述的采样复位电路；
[0025]所述模数转换器，连接所述采样复位电路中的保持电路，用于将所述保持电路输出的模拟信号进行模数转换处理，并生成信号处理结果。
[0026]相比于相关技术，本申请实施例提供了一种采样复位电路和模拟前端电路，该采样复位电路包括：采样电路、保持电路和复位电路；该采样电路分别连接该保持电路和该复位电路；该复位电路，用于在该采样电路采样结束后，对该采样电路的电位进行复位；其中，该复位电路的复位电压设置为该保持电路的最高电位，解决了采样电路功耗高的问题，实现了低功耗、安全的采样复位电路。
[0027]本申请的一个或多个实施例的细节在以下附图和描述中提出，以使本申请的其他特征、目的和优点更加简明易懂。
附图说明
[0028]此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
[0029]图1是根据本申请实施例的一种采样复位电路的结构框图；
[0030]图2是根据本申请实施例的一种采样复位电路的示意图；
[0031]图3是根据本申请实施例的另一种采样复位电路的示意图；
[0032]图4是根据本申请实施例的一种信号时序图；
[0033]图5是根据本申请实施例的一种模拟前端电路的结构框图。
具体实施方式
[0034]为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。
[0035]除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的
的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
[0036]可以理解，本申请所使用的术语“第一”、“第二”等可在本文中用于描述各种元件，但这些元件不受这些术语限制。这些术语仅用于将第一个元件与另一个元件区分。举例来说，在不脱离本申请的范围的情况下，可以将第一电阻称为第二电阻，且类似地，可将第二电阻称为第一电阻。第一电阻和第二电阻两者都是电阻，但其不是同一电阻。
[0037]可以理解，以下实施例中的“连接”，如果被连接的电路、模块、单元等相互之间具有电信号或数据的传递，则应理解为“电连接”、“通信连接”等。
[0038]可以理解，“至少一个”是指一个或多个，“多个”是指两个或两个以上。“元件的至少部分”是指元件的部分或全部。
[0039]在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种采样复位电路(52)，其特征在于，所述采样复位电路(52)包括：采样电路(12)、保持电路(14)和复位电路(16)；所述采样电路(12)，分别连接所述保持电路(14)和所述复位电路(16)；所述复位电路(16)，用于在所述采样电路(12)采样结束后，对所述采样电路(12)的电位进行复位；其中，所述复位电路(16)的复位电压(Vreset)设置为所述保持电路(14)的最高电位。2.根据权利要求1所述的采样复位电路(52)，其特征在于，所述采样电路(12)包括采样电容(C
CDS
)；所述采样电容(C
CDS
)的第一端分别连接所述保持电路(14)的输入端(SHA
in
)和所述复位电路(16)，且所述采样电容(C
CDS
)的第二端连接所述保持电路(14)的输出端(SHA
out
)。3.根据权利要求2所述的采样复位电路(52)，其特征在于，所述保持电路(14)包括第一开关子电路(S1)和第二开关子电路(S2)；所述第一开关子电路(S1)，用于在采样时段期间将所述保持电路(14)的输入端(SHA
in
)与所述采样电容(C
CDS
)的第一端断开，并且在保持时段期间将所述保持电路(14)的输入端(SHA
in
)与所述采样电容(C
CDS
)的第一端导通；所述第二开关子电路(S2)，用于在所述采样时段期间将所述保持电路(14)的输出端(SHA
out
)与所述采样电容(C
CDS
)的第二端断开，并且在所述保持时段期间将所述保持电路(14)的输出端(SHA
out
)与所述采样电容(C
CDS
)的第二端导通。4.根据权利要求3所述的采样复位电路(52)，其特征在于，所述第一开关子电路(S1)包括第一CMOS开关(CMOS1)，且所述第一CMOS开关(CMOS1)的栅极用于连接保持相信号；和/或，所述第二开关子电路(S2)包括第一NMOS开关(NMOS1)，且所述第一NMOS开关(NMOS1)的栅极用于连接所述保持相信号。5.根据权利要求1所述的采样复位电路(52)，其特征在于，所述采样电路(12)包括采样电容(C

【专利技术属性】
技术研发人员：邬蓉，池浩，
申请(专利权)人：上海联影微电子科技有限公司，
类型：发明
国别省市：