半导体存储器结构及其形成方法技术

本申请提供一种半导体存储器结构及其形成方法；其中，所述半导体存储器结构包括：隔离区，包围主动区，位于基板之上；两字线，位于主动区之中；位线接点，位于两字线之间；第一位线，位于位线接点之上，位线接点包括多晶硅，并具有下凹的顶表面。本发明专利技术实施例借由刻蚀工艺扩大位线接点的接缝，再于接缝中填入位线的阻挡层，可降低位线接点电阻。此外，较短的位线接点以及较低的位线位置均可降低寄生电容。点以及较低的位线位置均可降低寄生电容。点以及较低的位线位置均可降低寄生电容。

【技术实现步骤摘要】
半导体存储器结构及其形成方法


[0001]本专利技术实施例有关于一种半导体存储器结构，且特别有关于一种位线及其形成方法。

技术介绍

[0002]随着集成电路尺寸缩小，动态随机存取存储器(Dynamic Random Access Memory，DRAM)密度增加，缝隙填充工艺越来越困难。可能在形成位线接点时产生接缝，进而造成高阻值的位线接点。

技术实现思路

[0003]本专利技术一些实施例提供一种半导体存储器结构，包括：隔离区，包围主动区，位于基板之上；两字线，位于主动区之中；位线接点，位于两字线之间；第一位线，位于位线接点之上，位线接点包括多晶硅，并具有下凹的顶表面。
[0004]本专利技术实施例亦提供一种半导体存储器结构，包括：位线接点，位于两字线之间的主动区上；第一位线，包括第一阻挡层及第一导电层，位于位线接点之上，第二位线，包括第二阻挡层及第二导电层，位于隔离区上，第一阻挡层比第二阻挡层厚。
[0005]本专利技术实施例又提供一种半导体存储器结构的形成方法，包括：形成隔离结构包围主动区于基板之中；形成两字线于主动区之中；形成开口于两字线之间；沉积多晶硅层具有接缝于开口之中；刻蚀多晶硅层以扩大接缝；以及沉积位线材料于接缝之中。
[0006]本专利技术实施例借由刻蚀工艺扩大位线接点的接缝，再于接缝中填入位线的阻挡层，可降低位线接点电阻。此外，较短的位线接点以及较低的位线位置均可降低寄生电容。
附图说明
[0007]以下将配合所附图式详述本专利技术实施例。应注意的是，各种特征部件并未按照比例绘制且仅用以说明例示。事实上，元件的尺寸可能经放大或缩小，以清楚地表现出本专利技术实施例的技术特征。
[0008]图1是根据一些实施例绘示出半导体存储器结构的俯视图。
[0009]图2A
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图2E、图2F
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1、图2F
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2、图2G是根据一些实施例绘示出形成半导体存储器结构的各阶段剖面图。
[0010]图3A
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图3C、图3D
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1、图3D
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2是根据另一些实施例绘示出形成半导体存储器结构的各阶段剖面图。
[0011]附图标记
[0012]100,200:半导体存储器结构
[0013]102:基板
[0014]104:隔离区
[0015]105:盖层
[0016]106:主动区
[0017]108:字线
[0018]108a:栅极介电层
[0019]108b:阻挡层
[0020]108c:导电层
[0021]114:顶层
[0022]116:半导体材料层
[0023]118:硬罩幕层
[0024]120:开口
[0025]122:多晶硅层
[0026]124:接缝
[0027]126:位线材料
[0028]126a:第一位线
[0029]126b:第二位线
[0030]128:阻挡层
[0031]128e:延伸部分
[0032]130:导电层
[0033]132:硬罩幕层
[0034]134:凹槽
[0035]136:隔离层
[0036]140:电容接点
[0037]142:硅化物
[0038]144:电容
[0039]1‑
1,2
‑
2:线
[0040]H:高度差
具体实施方式
[0041]图1是根据一些实施例绘示出半导体存储器结构100的俯视图。图2A
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图2E、图2F
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1、图2F
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2、图2G是根据一些实施例绘示出形成半导体存储器结构100的各阶段剖面图。图2A
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图2E、图2F
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1绘示出图1中沿线1
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1而得的半导体存储器结构100的剖面图。图2F
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2、图2G绘示出图1中沿线2
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2而得的半导体存储器结构100的剖面图。
[0042]如图1所绘示，半导体存储器结构100包括隔离区104包围主动区106。位线接点122形成于两字线108之间，位线126形成于位线接点122之上，并在俯视图中与字线108垂直。如图2A所绘示，提供基板102。基板102可为半导体基板，其可包括元素半导体或合金半导体。此外，基板102也可以是绝缘层上覆半导体(semiconductor on insulator，SOI)。基板102可为N型或P型的导电类型。接着，形成一顶层114于基板102之上，并形成垫层于顶层114之上(未绘示)。顶层114可作为基板102及垫层之间的缓冲层，垫层可为隔离层，且可做为后续刻蚀的停止层。顶层114为氧化物例如氧化硅。垫层可为SiN、SiCN、SiOC、SiOCN、其他可用的材料，或上述之组合。
[0043]接着，以图案化工艺例如光刻及刻蚀工艺形成沟槽以定义主动区106(未绘示)。在一些实施例中，沟槽包围主动区106。
[0044]接着，在沟槽的侧壁及底表面顺应性地形成衬层118。衬层118可用以保护主动区106，使其在后续工艺中(例如退火或刻蚀工艺中)不受损害。在一些实施例中，衬层118以氧化物例如氧化硅制成。
[0045]接着，在沟槽中形成隔离结构104。隔离结构104可以氮化硅、氧化硅、其他介电材料、或上述之组合制成。之后，平坦化隔离结构104以露出垫层的顶表面(未绘示)。接着，移除垫层露出顶层114的上表面(未绘示)。在一些实施例中，以湿刻蚀工艺或干刻蚀工艺移除垫层，湿刻蚀工艺可包括使用磷酸(H3PO4)溶液。
[0046]接着，进行图案化工艺例如光刻及刻蚀工艺在主动区106中以及隔离结构104中形成沟槽(未绘示)。由于刻蚀工艺在主动区106以及隔离结构104中的刻蚀速率不同，因此在主动区106中以及隔离结构104所形成的沟槽深度不同。在一些实施例中，隔离结构104中的沟槽比主动区106中的沟槽深。
[0047]接着，在主动区106中以及隔离结构104的沟槽中形成字线108。字线108包括栅极介电层108a、阻挡层108b、及导电层108c。其中，栅极介电层108a形成于主动区106中沟槽的侧壁及底表面上。可于主动区106中沟槽以及隔离结构104中沟槽的侧壁及底表面形成阻挡层108b，以防止后续形成的导电材料扩散。接着，以导电层108c填充主动区106以及隔离结构104中沟槽内阻挡层108b之间的空间。
[0048]在一些实施例中，栅极介电层108a可包括氧化硅、氮化硅、或氮氧化硅、高介电常数(high
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k)(亦即介电常数大于3.9)的介电材料例如HfO2、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3、BaTiO3、BaZrO、HfZrO、HfLaO、HfTaO本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储器结构，其特征在于，包括：一隔离区，包围一主动区，位于一基板中；两字线，位于该主动区之中；一位线接点，位于两字线之间；一第一位线，位于该位线接点之上；其中该位线接点包括多晶硅，并具有一下凹的顶表面。2.如权利要求1所述的半导体存储器结构，其特征在于，更包括：一第二位线，位于该第一位线旁的该隔离区上；其中该第一位线的一顶表面低于该第二位线的一顶表面。3.如权利要求2所述的半导体存储器结构，其特征在于，该第一位线及该第二位线分别包括一阻挡层及一导电层，其中该第一位线的该阻挡层比该第二位线的该阻挡层厚。4.如权利要求3所述的半导体存储器结构，其特征在于，该第二位线的该导电层的一底表面与该第一位线的该导电层的一底表面齐平。5.如权利要求1所述的半导体存储器结构，其特征在于，该第一位线包括一第一阻挡层，其中该第一阻挡层具有一延伸部分延伸于该位线接点之中，其中该延伸部分比该位线接点窄。6.如权利要求5所述的半导体存储器结构，其特征在于，该延伸部分的一上表面比该延伸部分的一下表面宽。7.如权利要求2所述的半导体存储器结构，其特征在于，更包括：一电容接点，位于该第一位线及该第二位线之间；一电容，位于该电容接点之上；以及一隔离结构，位于该位线接点及该电容...

【专利技术属性】
技术研发人员：颜英竹，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：