控制电路以及半导体存储装置制造方法及图纸

一种控制电路以及半导体存储装置。控制电路包含：延迟控制单元，基于输入时钟信号与输出时钟信号之间的相位差，延迟输入时钟信号，并产生输出时钟信号；其中，控制电路更包含时钟控制单元；其中，当相位差在第1既定量以上时，时钟控制单元将对输入时钟信号的相位延迟第2既定量的时钟信号，输入至延迟控制单元，作为输入时钟信号。本申请的控制电路及半导体存储装置，具有简易的构成，并且能够抑制延迟操作的延长。

【技术实现步骤摘要】

本专利技术关于控制电路以及半导体存储装置。

技术介绍

1、动态随机存取存储器(dynamic random access memory，dram)设有延迟锁相回路(delay locked loop，dll)电路作为相位同步电路。dram使用dll电路产生用来输出资料信号的内部时钟信号(clock signal)，并与从外部输入的输入时钟信号同步，例如专利文献:us 20120194241 a1。

2、当使用dll电路进行内部时钟信号延迟调整时，会执行包含n值的检测操作程序，n值表示dll电路的重设操作、dll电路的延迟操作(让每1条延迟线活化，同时让外部时钟与内部时钟同步的操作)、输入时钟信号以及内部时钟信号之间的延迟时钟周期数。此处，dll电路的延迟操作造成的锁定时间tdll，可以用以下的算式来表示。

3、tint+tdll＝n×tck

4、以上算式中，tint表示dll电路当中的既有延迟时间，tck表示时钟周期。举例来说，当半导体存储装置内的温度等造成时钟周期(tck)比既有延迟时间(tint)还要长时，如以上算式本文档来自技高网...

【技术保护点】

1.一种控制电路，其特征在于，包含：

2.根据权利要求1所述的控制电路，其特征在于，第1输入时钟信号以及将所述第1输入时钟信号的相位延迟所述第2既定量的第2输入时钟信号输入至所述时钟控制单元；

3.根据权利要求1所述的控制电路，其特征在于，所述时钟控制单元在延迟操作开始后的既定时间点，判别所述相位差是否在所述第1既定量以上。

4.根据权利要求1所述的控制电路，其特征在于，所述延迟控制单元包含相位检测单元，检测所述输入时钟信号与输出时钟信号之间的相位差；

5.根据权利要求2所述的控制电路，其特征在于，所述时钟控制单元包含选择信号产生单元以及内...

【技术特征摘要】

1.一种控制电路，其特征在于，包含：

2.根据权利要求1所述的控制电路，其特征在于，第1输入时钟信号以及将所述第1输入时钟信号的相位延迟所述第2既定量的第2输入时钟信号输入至所述时钟控制单元；

3.根据权利要求1所述的控制电路，其特征在于，所述时钟控制单元在延迟操作开始后的既定时间点，判别所述相位差是否在所述第1既定量以上。

4.根据权利要求1所述的控制电路，其特征在于，所述延迟控制单元包含相位检测单元，检测所述输入时钟信号与输出时钟信号之间的相位差；

5.根据权利要求2所述的控制电路，其特征在于，所述时钟控制单元包含选择信号产生单元以及内部时钟选择单元，所述选择信号产生单元产生的选择信号输入至所述内部时钟选择单元；

6.根据权利要求1所述的控制电路，其特征在于，包含：

7.根据权利要求6所述的控制电路，其特征在于...

【专利技术属性】
技术研发人员：奥野晋也，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：