一种具有四元势垒层的高电子迁移率晶体管及其制作方法技术

本发明专利技术公开了一种具有四元势垒层的高电子迁移率晶体管及其制作方法，所述高电子迁移率晶体管包括衬底层、缓冲层、GaN沟道层、AlInGaN势垒层、SiN层、介质层、栅极、源极和漏极；本发明专利技术的具有极化匹配四元势垒层的增强型绝缘栅高电子迁移率晶体管采用AlInGaN势垒层材料，在外延生长过程中采用In作为表面活性剂，能够有效的增加Al原子在生长表面的迁移率，使得Al组分空间分布均匀，不存在由于局部应力过大而导致的弛豫现象，进而获得高晶体质量的高Al组分AlInGaN势垒层，较好解决了传统高Al摩尔组分AlGaN势垒层的材料缺陷问题，有利于实现更低的导通电阻和更高的击穿电压。利于实现更低的导通电阻和更高的击穿电压。利于实现更低的导通电阻和更高的击穿电压。

【技术实现步骤摘要】
一种具有四元势垒层的高电子迁移率晶体管及其制作方法


[0001]本专利技术涉及微电子
，具体是指一种具有四元势垒层的高电子迁移率晶体管及其制作方法。

技术介绍

[0002]作为第三代宽禁带半导体材料的代表，氮化镓(GaN)具有更高的临界击穿电场，更高的饱和电子速度，高热导率高迁移率以及介电常数小等材料特点,在微电子领域具有广泛的应用前景。
[0003]目前功率晶体管应用中主要利用的是AlGaN/GaN异质结，由于异质结导带偏移大，存在自发极化与压电极化效应，会在界面处产生浓度极高的二维电子气(2DEG)，并且由于载流子与散射中心的分离，电子迁移率也得到显著提升，使得器件饱和电流得到大幅度提升，导通电阻和开关速度也远远优于传统功率器件。更高的电子迁移率和更高的开关速度，使得GaN器件在高频微波领域有更好的应用前景。同时较高的击穿电场和饱和电子速度，使得器件具有高耐压、低导通电阻的优势，可以承载更高的能量密度，显著提高功率变换过程中的效率，降低能量损耗，实现更高的性能和更广泛的应用。随着5G、物联网、新能源等领域的发展，对于高性能、高可靠性、高效率的半导体功率器件需求不断增加，GaN注定在这些领域扮演重要的角色，成为半导体家族的下一位主角。
[0004]由于材料自身的极化特性，在不加外界偏压的情况下异质结界面处存在高浓度的二维电子气，器件为耗尽型器件(常开)，这对功率应用十分不利。第一，从电路设计角度出发，耗尽型器件的驱动不同于传统电路，需要相反的逻辑控制，这会增加电路设计的难度，而且当电路不工作时也需要驱动电路提供电压以关断器件，会造成不必要的能量消耗；第二，从安全角度出发，对工作在高压环境下的器件，要求器件在未加电压的时候处于关断状态，避免因为器件的意外导通而烧毁整个电路，甚至造成难以预估的危险。因此，实现增强型对于GaN器件是至关重要的。
[0005]在应用中，功率器件的导通电阻对系统能量转换效率起到决定性的作用，在工作过程中，能量损耗主要分为两类，开关损耗和导通损耗，开关损耗是由于开关切换过程中的电压电流波形交叠造成的，在高频下开关损耗可以通过软开关技术极大的减小；而导通损耗是由于器件导通电阻不为零，当电流流过器件就会引起导通损耗，减小器件导通电阻，减小导通损耗成为研究的关键。因此提高异质结中的2DEG面密度，进而制备更低导通电阻的增强型GaN器件是极具研究价值的一个研究方向。
[0006]对于传统的AlGaN/GaN异质结，提高势垒层中的Al摩尔组分可以使得异质结导带带阶增大，从而得到更高的2DEG面密度，但也会导致势垒层中Al摩尔组分空间分布不均匀，由于局部应力过大而产生弛豫现象，使得材料质量变差，影响器件性能。若在生长过程中采用In作为表面活性剂，能够有效的增加Al原子在生长表面的迁移率，使得Al摩尔组分空间分布均匀，获得高晶体质量的高Al摩尔组分AlInGaN势垒层，可以在提高Al摩尔组分的同时不破坏材料质量。除此之外，对于AlInGaN/GaN异质结，当势垒层处于压应变状态时，压电极
化电场和自发极化电场的方向相反。因此，当势垒层中的Al/In比达到一定值时，能够使压电极化电场和自发极化电场大小相等，相互补偿，使势垒层和沟道层达到极化匹配，消除异质结内部的自建电场，进而实现增强型器件。
[0007]所以，一种具有四元势垒层的高电子迁移率晶体管及其制作方法成为人们亟待解决的问题。

技术实现思路

[0008]本专利技术要解决的技术问题是对于传统的AlGaN/GaN异质结，提高势垒层中的Al摩尔组分可以使得异质结导带带阶增大，从而得到更高的2DEG面密度，但也会导致势垒层中Al摩尔组分空间分布不均匀，由于局部应力过大而产生弛豫现象，使得材料质量变差，影响器件性能。
[0009]为解决上述技术问题，本专利技术提供的技术方案为：一种具有四元势垒层的高电子迁移率晶体管，所述高电子迁移率晶体管包括衬底层、缓冲层、GaN沟道层、AlInGaN势垒层、SiN层、介质层、栅极、源极和漏极；
[0010]所述缓冲层设置于衬底层上，所述GaN沟道层设置于缓冲层上，所述AlInGaN势垒层设置于GaN沟道层上，所述SiN层设置于AlInGaN势垒层上，所述介质层设置于SiN层顶面和侧面、AlInGaN势垒层上面，所述栅极设置于介质层的上面和侧面，所述源极设置于AlInGaN势垒层上，并位于晶体管器件靠近一侧的位置处，所述漏极设置于AlInGaN势垒层上，并位于晶体管器件靠近另一侧的位置处。
[0011]进一步的，所述AlInGaN势垒层厚度为10
‑
20nm，In摩尔组分x和Al摩尔组分y满足关系式：y＝2.2x2+1.3x
‑
0.006。
[0012]进一步的，所述AlInGaN势垒层上的SiN层为选区覆盖，仅在有源区设置SiN层，栅极下方区域无SiN层。
[0013]进一步的，所述SiN层在生长时采用薄膜应力控制方法，作为应力源给势垒层施加张应力，进而增强其下方材料的压电极化，使沟道中产生2DEG，所述SiN层厚度为15
‑
40nm。
[0014]进一步的，所述介质层包含但并不限于Al2O3和SiO2，厚度为20
‑
40nm。
[0015]一种具有四元势垒层的高电子迁移率晶体管的制作方法，包含一种具有四元势垒层的高电子迁移率晶体管，所述高电子迁移率晶体管的制作方法如下所示：
[0016]步骤1、选取蓝宝石、Si或SiC作为衬底层；
[0017]步骤2、在蓝宝石、Si或SiC衬底层上，依次生长GaN缓冲层，GaN沟道层和AlInGaN势垒层；其中，缓冲层厚度为1
‑
4um，GaN层厚度为15
‑
30um，AlInGaN势垒层厚度为10
‑
20nm，In摩尔组分x和Al摩尔组分y满足关系式：y＝2.2x2+1.3x
‑
0.006；
[0018]步骤3、在AlInGaN势垒层上方生长SiN层，SiN层厚度为15
‑
40nm；
[0019]步骤4、设置有缘区台面隔离；
[0020]步骤5、在AlInGaN势垒层两侧制作源极和漏极；
[0021]步骤6、采用ICP刻蚀技术，在SiN层结构上进行刻蚀，去除栅区域的SiN层，形成用于淀积栅介质的凹槽；
[0022]步骤7、在上述凹槽区域内淀积绝缘栅介质，绝缘栅介质层厚度为20
‑
40nm；
[0023]步骤8、在介质层上制作栅极。
[0024]本专利技术与现有技术相比的优点在于：本专利技术的具有极化匹配四元势垒层的增强型绝缘栅高电子迁移率晶体管采用AlInGaN势垒层材料，在外延生长过程中采用In作为表面活性剂，能够有效的增加Al原子在生长表面的迁移率，使得Al组分空间分布均匀，不存在由于局部应力过大而导致的弛豫现象，进而获得高晶体质量的高Al组分AlInGaN势垒层，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种具有四元势垒层的高电子迁移率晶体管，其特征在于：所述高电子迁移率晶体管包括衬底层(1)、缓冲层(2)、GaN沟道层(3)、AlInGaN势垒层(4)、SiN层(5)、介质层(6)、栅极(7)、源极(8)和漏极(9)；所述缓冲层(2)设置于衬底层(1)上，所述GaN沟道层(3)设置于缓冲层(2)上，所述AlInGaN势垒层(4)设置于GaN沟道层(3)上，所述SiN层(5)设置于AlInGaN势垒层(4)上，所述介质层(6)设置于SiN层(5)顶面和侧面、AlInGaN势垒层(4)上面，所述栅极(7)设置于介质层(6)的上面和侧面，所述源极(8)设置于AlInGaN势垒层(4)上，并位于晶体管器件靠近一侧的位置处，所述漏极(9)设置于AlInGaN势垒层上，并位于晶体管器件靠近另一侧的位置处。2.根据权利要求1所述的一种具有四元势垒层的高电子迁移率晶体管，其特征在于：所述AlInGaN势垒层(4)厚度为10
‑
20nm，In摩尔组分x和Al摩尔组分y满足关系式：y＝2.2x2+1.3x
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0.006。3.根据权利要求1所述的一种具有四元势垒层的高电子迁移率晶体管，其特征在于：所述AlInGaN势垒层(4)上的SiN层(5)为选区覆盖，仅在有源区设置SiN层(5)，栅极下方区域无SiN层(5)。4.根据权利要求1所述的一种具有四元势垒层的高电子迁移率晶体管，其特征在于：所述SiN层(5)在生长时采用薄膜应力控制方法，作为应力源给势垒层施加张应力，进而增强其下方材料的压电极化，使沟道中产生2DEG，所述SiN层...

【专利技术属性】
技术研发人员：白俊春，涂亮亮，汪福进，平加峰，
申请(专利权)人：江西万年晶半导体有限公司，
类型：发明
国别省市：