一种多沟道绝缘栅高电子迁移率晶体管及其制作方法技术

本发明专利技术公开了一种多沟道绝缘栅高电子迁移率晶体管及其制作方法，所述多沟道绝缘栅高电子迁移率晶体管包括衬底层、缓冲层、若干异质结层、SiN层、介质层、栅极、源极和漏极；所述异质结层包括自上而下的GaN沟道层和AlInGaN势垒层，GaN沟道层和AlInGaN势垒层形成AlInGaN/GaN异质结；本发明专利技术的具有四元势垒层的多沟道绝缘栅高电子迁移率晶体管设置有若干AlInGaN/GaN异质结层，使得源极与漏极之间能形成多个并联的二维电子气通路，可以大大降低器件的导通电阻，为实现性能优异的Cascode增强型结构提供支持。增强型结构提供支持。增强型结构提供支持。

【技术实现步骤摘要】
一种多沟道绝缘栅高电子迁移率晶体管及其制作方法


[0001]本专利技术涉及微电子
，具体是指一种多沟道绝缘栅高电子迁移率晶体管及其制作方法。

技术介绍

[0002]作为第一代半导体代表的Si由于其储量大、易提纯、性质稳定以及工艺成熟稳定的特点，时至今日仍是应用最广泛的功率器件，但是由于材料性能的限制，传统Si基功率器件击穿电压低、散热性能差，优化空间有限，传统Si基功率器件已经逐步接近材料的理论极限。为了满足日益增长的电力电子需求，第二代半导体材料GaAs、InP和第三代半导体材料SiC、GaN逐渐走入人们的视野。
[0003]作为第三代半导体的代表，GaN相较于Si具有明显的优点。更高的临界击穿场强使得GaN器件可以工作在更高的电压下；较高的热导率和禁带宽度保证了器件在高温环境下的稳定性；AlGaN/GaN异质结极化效应产生的高浓度二维电子气和较高的电子迁移率提供了更高的饱和电流和开关速度；由于具有以上优势，GaN器件可以工作在更高的频率，降低能量损耗，提高能量转化效率，在相同的体积下提供更高的功率密度。随着5G、物联网、新能源等领域的发展，对于高性能、高可靠性、高效率的半导体功率器件需求不断增加，GaN注定在这些领域扮演重要的角色，成为半导体家族的下一位主角。
[0004]由于材料自身的极化特性，在不加外界偏压的情况下异质结界面处存在高浓度的二维电子气，器件为耗尽型器件(常开)，这对功率应用十分不利。出于系统安全和驱动设计出发在功率应用过程中一般希望器件为增强型常关，目前市场上较为成熟的GaN功率器件主要有两种：P
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GaN型和Cascode型。P
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GaN型通过P型GaN来耗尽栅极下方导电沟道中的二维电子气来获得增强型，然而这种技术需要对P
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GaN进行刻蚀，工艺过程中会对影响势垒层表面态，降低沟道二维电子气浓度，使得器件导通电阻增大，影响系统效率；Cascode型通过本征耗尽型GaN器件与增强型Si器件连接起来，利用Si器件的关断实现增强型，在实际应用中兼容Si功率器件的驱动，使用简单，性能优异。在功率应用中，器件的导通电阻决定了电路的导通损耗进而影响到能量转化效率，不同于可以通过电路拓扑减小的开关损耗，导通损耗只能通过降低器件导通电阻解决，因此制备低导通电阻的耗尽型GaN器件是实现性能优异的Cascode增强型功率器件必不可少的一步。
[0005]采用多沟道结构能使器件的2DEG密度更大，降低器件的导通电阻。但对于传统的AlGaN/GaN异质结而言，由于势垒层和沟道层有较大的晶格常数的差异，多层重复生长两种不同的材料会使得压电极化效应减弱而降低每个沟道的电子浓度。若采用InAlN/GaN作为势垒层制作器件，适当选择In摩尔组分，这时晶格匹配的InAlN/GaN异质结无需压电极化效应而仅靠自发极化效应产生二维电子气，使得多沟道并联结构更容易实现。但是由于AlN和InN的生长条件差异较大，会发生相空间隔离，使得异质结界面特性较差，电子迁移率低，此外势垒层中的In析出会产生额外的漏电通路，导致器件的击穿电压降低。若在生长InAlN时并入一定组分的Ga作为媒介，缓和AlN和InN的生长差异，即可使得AlInGaN四元合金材料的
混溶性问题较小，得到更高的2DEG迁移率。在AlInGaN四元材料中通过合金组分的选择可以独立控制禁带宽度能带和晶格常数应变，使导带带阶增大而不破坏材料质量，在保持晶格匹配的同时可以通过较高的Al摩尔组分的异质结构来增加导带带阶，获得密度较高的2DEG，同时异质结的量子阱更深，对电子的限制作用更强。因此采用晶格匹配的四元势垒材料可以使多层沟道结构的压电极化抵消和材料缺陷等问题能得到较好的解决。在此基础上，在晶格匹配的多层异质结材料顶部引入SiN层，可以作为应力来源来增强异质结的压电极化强度，对势垒层进行应力调制，进一步提高沟道中的2DEG密度，从而实现更低的导通电阻。
[0006]所以，一种多沟道绝缘栅高电子迁移率晶体管及其制作方法成为人们亟待解决的问题。

技术实现思路

[0007]本专利技术要解决的技术问题是传统的AlGaN/GaN异质结而言，由于势垒层和沟道层有较大的晶格常数的差异，多层重复生长两种不同的材料会使得压电极化效应减弱而降低每个沟道的电子浓度；由于AlN和InN的生长条件差异较大，会发生相空间隔离，使得异质结界面特性较差，电子迁移率低，此外势垒层中的In析出会产生额外的漏电通路，导致器件的击穿电压降低。
[0008]为解决上述技术问题，本专利技术提供的技术方案为：一种多沟道绝缘栅高电子迁移率晶体管，所述多沟道绝缘栅高电子迁移率晶体管包括衬底层、缓冲层、若干异质结层、SiN层、介质层、栅极、源极和漏极；
[0009]所述异质结层包括自上而下的GaN沟道层和AlInGaN势垒层，GaN沟道层和AlInGaN势垒层形成AlInGaN/GaN异质结；
[0010]所述缓冲层设置于衬底层上，所述若干异质结层依次叠于缓冲层上，所述SiN层设置于若干异质结层顶部，所述栅极设置于介质层的上面和侧面，所述源极设置于若干异质结层侧面，并位于晶体管的左侧，所述漏极设置于若干异质结层侧面，并位于晶体管的右侧。
[0011]进一步的，所述AlInGaN势垒层的厚度为5
‑
15nm，其中In摩尔组分x和Al摩尔组分y满足关系式：y＝4.47x。
[0012]进一步的，所述若干异质结层顶部具有采用薄膜应力控制方法生长的SiN层，对AlInGaN势垒层施加张应力，所述SiN层厚度为15
‑
40nm。
[0013]进一步的，所述栅极下方设置的绝缘介质层，形成绝缘栅结构，所述介质层为Al2O3、SiO2，厚度为5
‑
10nm。
[0014]一种多沟道绝缘栅高电子迁移率晶体管的制作方法，包含一种多沟道绝缘栅高电子迁移率晶体管，所述多沟道绝缘栅高电子迁移率晶体管的制作方法如下所示：
[0015]步骤1、选取蓝宝石、Si或SiC作为衬底层；
[0016]步骤2、在蓝宝石、Si或SiC衬底层上，生长GaN缓冲层，缓冲层厚度为1
‑
4um；
[0017]步骤3、在缓冲层上，生长GaN沟道层和AlInGaN势垒层，作为异质结层；
[0018]步骤4、重复步骤3形成若干异质结层；
[0019]步骤5、采用薄膜应力控制方法在若干异质结层上生长SiN层；
[0020]步骤6、在具有SiN层的若干异质结层上设置有源区台面隔离；
[0021]步骤7、在若干异质结层两侧制作源极和漏极；
[0022]步骤8、在SiN层上采用ICP刻蚀技术进行刻蚀，去除栅极区域的SiN层，形成用于淀积栅介质的凹槽结构；
[0023]步骤9、在SiN凹槽区域内淀积绝缘栅介质；
[0024]步骤10、在介质层上制作栅极。
[0025]本专利技术与现有技术相比的优点在于：本专利技术的具本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种多沟道绝缘栅高电子迁移率晶体管，其特征在于：所述多沟道绝缘栅高电子迁移率晶体管包括衬底层(1)、缓冲层(2)、若干异质结层(3)、SiN层(4)、介质层(5)、栅极(6)、源极(7)和漏极(8)；所述异质结层(3)包括自上而下的GaN沟道层(9)和AlInGaN势垒层(10)，GaN沟道层(9)和AlInGaN势垒层(10)形成AlInGaN/GaN异质结；所述缓冲层(2)设置于衬底层(1)上，所述若干异质结层(3)依次叠于缓冲层(2)上，所述SiN层(4)设置于若干异质结层(3)顶部，所述栅极(6)设置于介质层(5)的上面和侧面，所述源极(7)设置于若干异质结层(3)侧面，并位于晶体管的左侧，所述漏极(8)设置于若干异质结层(3)侧面，并位于晶体管的右侧。2.根据权利要求1所述的一种多沟道绝缘栅高电子迁移率晶体管，其特征在于：所述AlInGaN势垒层(10)的厚度为5
‑
15nm，其中In摩尔组分x和Al摩尔组分y满足关系式：y＝4.47x。3.根据权利要求1所述的一种多沟道绝缘栅高电子迁移率晶体管，其特征在于：所述若干异质结层(3)顶部具有采用薄膜应力控制方法生长的SiN层(4)，对AlInGaN势垒层(10)施加张应力，所述SiN层(4)厚度为15
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【专利技术属性】
技术研发人员：白俊春，涂亮亮，汪福进，平加峰，
申请(专利权)人：江西万年晶半导体有限公司，
类型：发明
国别省市：