多通道ADC验证平台通道间隔离度设计方法技术

本发明专利技术公开了一种多通道ADC验证平台通道间隔离度设计方法，多通道ADC验证平台至少包括两个信号输入链路A和B；假设系统信噪比设计目标，以链路A作为被干扰对象；当链路A传输小信号，链路B传输大信号；若要是链路B信号耦合到链路A后抬升底噪低于设定恶化基准，得出隔离度预算规则；从而得出链路B到链路A的隔离度。首先通过对两个信号输入链路A和B间隔离度的优化，对不加信号时输出的纯底噪进行对比验证；进一步再输入正常信号，对隔离度优化的系统性能进行验证。本发明专利技术可以对隔离度优化措施进行逐渐加严，并根据最终性能指标的改善情况进行多次迭代设计，最终获得最优设计。最终获得最优设计。最终获得最优设计。

【技术实现步骤摘要】
多通道ADC验证平台通道间隔离度设计方法


[0001]本专利技术涉及多通道ADC的隔离度优化，特别涉及一种多通道ADC验证平台通道间隔离度设计方法。

技术介绍

[0002]模数转换器(ADC)在信号处理系统中将数字系统和模拟系统有效地联系起来，对于信号的模数转换发挥着不可替代的作用。随着军民领域信息传输系统的带宽不断增大、弱信号检测灵敏度越来越高，对高性能多通道ADC的需求与日俱增。然而，高性能多通道ADC向来受到国外技术寡头的垄断与封锁，尤其是军工相控阵雷达，深海通信中的超高精度ADC，先进医疗设备等民用领域中的超高精度ADC，均是多通道或超多通道ADC应用场景。验证硬件平台的设计优劣对高性能多通道ADC的性能评估影响也越来越不可忽视，包括平台硬件设计、多通道自动化测试效率及性能择衷优化等。如板级阻抗控制、信号链路增益补偿与噪声抑制等硬件损伤对性能可靠评估的影响更举足轻重。在国产化背景下，国内对高性能多通道ADC的研发投入逐年增大，相应对高性能多通道ADC的配套验证平台的设计优化技术也成为行业内创新的热点。
[0003]当前在多通道高性能ADC的测试中，为了提高测试效率，自然会尝试多通道的并行测试，但多通道并行测试在业内并不多见，根本原因是两通道或多通道的性能指标相对单通道出现了明显下降。因此，当前业内常通过模拟开关的动态切换，实现多通道的时分测试，避免手动切换通道对效率的影响，如图1所示，信号源通过一个通道连接模拟开关的一端，通过外加控制逻辑，控制开关按照一定时间间隔实现多通道的动态切换测试。
[0004]同时，从上述多通道并行测试时指标下降机理上分析，通道间的隔离度瓶颈是导致并行测试指标下降的元凶。进一步从芯片设计与验证流程考虑，在芯片设计阶段，多通道间隔离度设计可通过floorplan设计及后仿保证；而芯片验证平台通道间隔离度设计一方面也没没有参考标准进行链路预算；另一方面，板级隔离度设计仅取决于设计者的若干工程经验，如表1中，工程中常见影响通道间隔离度的设计因素。
[0005]表1工程中常见影响通道间隔离度的设计因素
[0006]影响隔离度因素工程优化经验通道间距离尽量拉大，无量化标准通道间地铜皮处理割地处理地孔隔离尽量多打，无量化标准空间辐射抑制加屏蔽罩，无量化标准
[0007]综上所述，多通道高性能ADC的验证平台的通道间隔离度精准设计是解决多通道并行测试的关键途径，不仅要探索一种合理的隔离度预算标准，而且要根据预算标准对隔离度工程优化因素进行量化设计，以低成本、高精准度方式实现多通ADC的高效验证。

技术实现思路

[0008]本专利技术目的是：提供一种多通道ADC验证平台通道间隔离度设计方法，克服现有隔离度设计方案中既没有可信预算参考标准，又没有量化标准指导的隔离度迭代验证过程问题，保证多通道高性能ADC的测试效率。
[0009]本专利技术的技术方案是：
[0010]多通道ADC验证平台通道间隔离度设计方法，包括：
[0011]S 1、多通道ADC验证平台至少包括两个信号输入链路A和B；假设系统信噪比设计目标为SNR(dB)，以链路A作为被干扰对象；
[0012]S2、当链路A传输小信号，幅值为s
A
＝s
a
dBm；链路B传输大信号，幅值为s
B
＝s
b
dBm；并假设链路B到链路A的隔离度为D
BA
，则
[0013][0014]S3、若要是链路B信号耦合到链路A后抬升底噪低于设定值，以SNR(dB)
A
恶化0.1dB为基准，隔离度预算规则如下：
[0015][0016]从而得出，链路B到链路A的隔离度D
BA
(dB)。
[0017]有优选的，两个信号输入链路A和B同时为多通道ADC的通道链路，或分别为ADC的通道链路与时钟链路。
[0018]有优选的，还包括在信号链路走线两侧增加地孔、拉大链路间物理距离以及增加外部屏蔽。
[0019]有优选的，只考虑在信号链路走线两侧增加地孔、拉大链路间物理距离进行优化；
[0020]首先通过对两个信号输入链路A和B间隔离度的优化，对不加信号时输出的纯底噪进行对比验证；
[0021]进一步再输入正常信号，对隔离度优化的系统性能进行验证。
[0022]本专利技术的优点是：
[0023]本专利技术的多通道ADC验证平台通道间隔离度设计方法，可以对隔离度优化措施进行逐渐加严，并根据最终性能指标的改善情况进行多次迭代设计，最终获得最优设计。
附图说明
[0024]下面结合附图及实施例对本专利技术作进一步描述：
[0025]图1为当前多通道ADC开关分时切换验证方案图；
[0026]图2为本专利技术所述的多通道间信号串扰示意图；
[0027]图3为本专利技术所述的多通道间隔离度工程优化设计示意图；
[0028]图4为本专利技术所述的信号与时钟链路隔离度优化前底噪水平；
[0029]图5为本专利技术所述的信号与时钟链路板级隔离度优化后底噪水平；
[0030]图6为本专利技术所述的通道间板级隔离度优化前系统性能验证；
[0031]图7为本专利技术所述的通道间板级隔离度优化后系统性能验证。
具体实施方式
[0032]当高性能ADC支持多个通道，或者信号输入通道和外供时钟通道位置相邻时，由于高频信号的辐射效应逐渐明显，平台的硬件布局布线设计要充分重视通道间耦合干扰问题。即通道间要增加隔离措施，尤其是要对隔离度做好预算，从而指导设计与成板验证。本专利技术提出以系统信噪比的设计目标作为参考标准进行预算。
[0033]如图2所示，为多通道ADC验证平台的两个信号输入链路A和B，假设系统信噪比设计目标为SNR(dB)，以链路A作为被干扰对象，当链路A传输小信号，幅值为s
A
＝s
a
dBm；链路B传输大信号，幅值为s
B
＝s
b
dBm，为现实中对隔离度要求最严酷的场景，并假设链路B到链路A的隔离度为D
BA
，则
[0034][0035]若要是链路B大信号耦合到链路A后不明显抬升底噪，此处以SNR(dB)
A
恶化0.1dB为基准，隔离度预算规则如下
[0036][0037]从而得出，链路B到链路A的隔离度D
BA
(dB)，同理可以与模拟信号链路与时钟链路间隔离度做预算，以指导隔离设计。高频信号通道间隔离度要求对平台设计有较大难度，需联合多种屏蔽措施才可能达成。
[0038]根据上述对输入信号链路间隔离度设计的量化分析，假设如图2中系统信噪比设计目标为SNR(dB)＝50dB，以链路A作为被干扰对象，链路A小信号s
A
＝
‑
20dBm；链路B大信号s
B
＝10dBm，则根据式(2)，链路B到链路A的隔离度：本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.多通道ADC验证平台通道间隔离度设计方法，其特征在于，包括：S1、多通道ADC验证平台至少包括两个信号输入链路A和B；假设系统信噪比设计目标为SNR(dB)，以链路A作为被干扰对象；S2、当链路A传输小信号，幅值为s
A
＝s
a
dBm；链路B传输大信号，幅值为s
B
＝s
b
dBm；并假设链路B到链路A的隔离度为D
BA
，则S3、若要是链路B信号耦合到链路A后抬升底噪低于设定值，以SNR(dB)
A
恶化0.1dB为基准，隔离度预算规则如下：从而得出，链路B到链路A的隔离度D

【专利技术属性】
技术研发人员：马士民，龙善丽，尚宇哲，李金雄，张紫乾，
申请(专利权)人：中国兵器工业集团第二一四研究所苏州研发中心，
类型：发明
国别省市：