一种减小SARADC电容失配的版图设计方法技术

本发明专利技术公开了一种减小SAR ADC电容失配的版图设计方法，包括以下步骤：根据电容阵列结构确定每一位电容所包含的单位电容个数，对电容阵列布局和走线，提取寄生电容并进行数据分析，根据数据分析的结果决定所设计的版图是否符合要求。该设计方法通过对寄生电容之间的关系进行数据化处理，能够直观地显示寄生电容对失配影响的大小，从而为版图的改善指明方向。与传统增大单位电容尺寸的方法相比，本发明专利技术设计得到的版图能够在不增加电容阵列面积的前提下，提高电容的匹配性，进而减小寄生电容对SAR ADC结果的影响，提高ADC系统的动态性能。提高ADC系统的动态性能。提高ADC系统的动态性能。

【技术实现步骤摘要】
一种减小SAR ADC电容失配的版图设计方法


[0001]本专利技术属于集成电路版图设计
，特别是涉及一种减小SAR ADC电容失配的版图设计方法。

技术介绍

[0002]逐次逼近模数转换器(SAR ADC，Successive Approximation Register Analog
‑
to
‑
Digital Converter)是ADC中较为常见的一种类型，具有高精度、结构简单和低功耗等特性，被广泛应用在诸多领域，其架构主要有电阻型、电容型和电阻电容混合型。其中，电容型SAR ADC主要由采样保持电路、DAC阵列、逐次逼近逻辑和比较器几个模块构成，如图1所示。
[0003]SAR ADC的工作原理的核心思想是二分法：DAC在第n次比较前的输出电压都会根据上一次的比较结果变化实现对输入电压的逐次逼近，并最终完成模数转换。在这个过程中，DAC的输出电压作为比较的基准，其精度对输出结果有着直接的影响。而寄生电容的存在，使得DAC的电容阵列中相邻电容的大小不再严格维持在所设计的2倍关系，进而导致输出电压的变化量也不再按照2倍关系变化，这就直接导致了ADC系统的静态性能和动态性能变差。
[0004]为了增大电容之间的匹配程度、减小寄生电容对芯片的影响，一般的做法是尽可能增加单位电容的尺寸，进而减小寄生电容在真实电容中的比例。但这种方式会显著增大电容阵列的面积，使单个芯片的成本增加。因此，在不牺牲面积的前提下找到一种减小电容失配的版图设计方法，是一个设计难点。/>
技术实现思路

[0005]鉴于上述，本专利技术提供了一种减小SAR ADC电容失配的版图设计方法，通过改变电容上下极板的走线，使各位上的寄生电容之间的关系尽可能也满足2倍关系，从而做到在不增加电容尺寸的前提下，减小了电容失配对ADC性能的影响。
[0006]一种减小SAR ADC电容失配的版图设计方法，包括以下步骤：
[0007]1)根据所设计的电容阵列结构，确定每一位电容所包含的单位电容个数；
[0008]2)对电容阵列进行布局和走线；
[0009]3)提取寄生电容，计算相邻位电容的寄生电容之间的倍数大小K(i)，1≤i≤N
‑
1，其中N表示电容阵列的总位数；
[0010]4)计算K(1)～K(N
‑
1)的均方误差MSE，若小于期待值，则设计完成，可以进行后仿真验证，若大于期待值，则改变下极板金属线的长度及其与上极板金属线交叉点的数量，然后回到步骤4，直至MSE小于期待值；
[0011]优选地，所述步骤1)中，所述电容阵列的每一位电容都是由整数倍的单位电容组成；
[0012]优选地，所述步骤2)中，所述电容阵列的布局尽量做到中心对称，且电容之间的间隔不小于顶层金属走线所要求的最小宽度，作为下极板的走线通道；
[0013]优选地，所述步骤2)中，走线时，把所有电容的上极板用顶层金属线连在一起，把属于同一位电容的所有单位电容的下极板用金属线连在一起；
[0014]优选地，所述步骤3)中，计算倍数关系时，高位寄生电容为被除数，低位寄生电容为除数；
[0015]优选地，所述步骤4)中，计算MSE时采用的真实值为2；
[0016]优选地，所述的下极板走线通道，一条通道上只走一根金属线，空白区域用冗余金属线填充，使所有通道的所有区域均布满金属线；
[0017]优选地，所述走线时，连接下极板的金属线均匀分布在走线通道上，且水平金属线和竖直金属线选用不同的金属层。
[0018]本专利技术具有以下有益效果：
[0019]通过上述步骤设计得到的电容阵列版图，在保证面积不变的前提下，能够极大程度上减小由寄生电容引起的电容比例失配误差，从而提高电容阵列的匹配性，最终提高SAR ADC芯片的有效位数，具有良好的经济效益。
附图说明
[0020]图1为电容型SAR ADC的架构示意图。
[0021]图2为本专利技术的一种减小SAR ADC电容失配的版图设计方法流程图。
[0022]图3为3位SAR ADC的电容阵列原理图。
[0023]图4为本专利技术所采用的单位电容结构示意图。
[0024]图5为3位SAR ADC的电容阵列布局及上极板连线示意图。
[0025]图6为3位SAR ADC的下极板连线示意图。
[0026]图7为根据本专利技术设计改进所得3位SAR ADC的电容阵列下极板布线示意图。
具体实施方式
[0027]以下结合附图和实例对本专利技术进行说明和解释，但所述的实例并不用于限定本专利技术。
[0028]图2所示为一种减小SAR ADC电容失配的版图设计方法流程图，包括：
[0029]步骤一，根据所设计的电容阵列结构，确定每一位电容所包含的单位电容个数；
[0030]步骤二，对电容阵列进行布局和走线；
[0031]步骤三，提取寄生电容，计算相邻位电容的寄生电容之间的倍数大小K(i)，1≤i≤N
‑
1，其中N表示电容阵列的总位数；
[0032]步骤四，计算K(1)～K(N
‑
1)的均方误差MSE，若小于期待值，则设计完成，可以进行后仿真验证，若大于期待值，则改变下极板金属线的长度及其与上极板金属线交叉点的数量，然后回到步骤4，直至MSE小于期待值；
[0033]下面将参照图2，以一个3位SAR ADC的电容阵列版图设计为例来对本设计方法进行详细介绍。
[0034]步骤一，需要明确电容阵列的结构和每一位电容的数量。3位SAR ADC的DAC部分如
图3所示，整个电容阵列由8个单位电容C
u
组成。其中，第一位电容C1＝C
u
，第二位电容C2＝2C
u
，第三位电容C3＝4C
u
，冗余位电容C＝C
u
。所有电容的上极板连在一起后接到比较器的输入端，每一位的下极板分别接到对应的控制开关S1,S2,S3上。
[0035]单位电容C
u
采用如图4所示的版图，版图中间的虚线部分表示顶层金属，作为电容的上极板；版图四周的黑色部分表示下层金属，作为电容的下极板。为了方便后续下极板走线，下极板可采用除顶层金属外的多层金属层，金属层之间使用通孔连接。
[0036]步骤二，初步确定电容阵列的布局和布线。图5给出了3位SAR ADC的电容阵列布局及上极板连线：选择9位电容组成3
×
3的电容版图阵列，其中，第一位电容只包含一个单位电容，放在阵列最中间，标号为1；第二位电容包含两个单位电容，放在第一位电容的两侧，标号为2；第三位电容包含4个单位电容，放在阵列的四角，标号为3；选择剩下的两个电容之一作为冗余位电容，最后一个作为匹配电容，目的是保持阵列中所有电容周围环境的一致性。上极板连线也尽量保持对称性，图5中用虚线表示上极板连线，把电路中所本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种减小SAR ADC电容失配的版图设计方法，其特征在于，包括以下步骤：1)根据所设计的电容阵列结构，确定每一位电容所包含的单位电容个数；2)对电容阵列进行布局和走线；3)提取寄生电容，计算相邻位电容的寄生电容之间的倍数大小K(i，1i≤N
‑
1，其中N表示电容阵列的总位数；4)计算K(1)～K(N
‑
1)的均方误差MSE，若小于期待值，则设计完成，进行后仿真验证，若大于期待值，则改变下极板金属线的长度及其与上极板金属线交叉点的数量，然后回到步骤4)，直至MSE小于期待值。2.根据权利要求1所述的一种减小SAR ADC电容失配的版图设计方法，其特征在于，所述步骤1)中，所述电容阵列的每一位电容都是由整数倍的单位电容组成。3.根据权利要求1所述的一种减小SAR ADC电容失配的版图设计方法，其特征在于，所述步骤2)中，所述电容阵列的布局尽量做到中心对称，且电容之间的间隔不小于顶层金属走线所要求的最小宽度，作为下...

【专利技术属性】
技术研发人员：李渠，韩雁，程志渊，
申请(专利权)人：浙江大学，
类型：发明
国别省市：