存储装置制造方法及图纸

实施方式提供能够减少误读出的存储装置。实施方式的存储装置具备：第1存储单元；第2存储单元；第1电路，其向第1存储单元和第2存储单元供给写入电流；第1布线，其连接于第1电路；第1插塞，其将第1存储单元和第1布线电连接；以及第2插塞，其将第2存储单元和第1布线电连接。从第1电路到第1插塞为止的第1布线的长度比从第1电路到第2插塞为止的第1布线的长度短。第1插塞的电阻值比第2插塞的电阻值高。塞的电阻值比第2插塞的电阻值高。塞的电阻值比第2插塞的电阻值高。

【技术实现步骤摘要】
存储装置
[0001]本申请享受以日本专利申请2022
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044000号(申请日：2022年3月18日)和美国专利申请17/843084(申请日：2022年6月17日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。


[0002]本专利技术的实施方式涉及存储装置。

技术介绍

[0003]已知使用了可变电阻元件来作为存储元件的存储装置。例如，已知使用了磁阻效应元件来作为可变电阻元件的磁存储装置(MRAM：Magnetoresistive Random Access Memory，磁阻式随机访问存储器)。

技术实现思路

[0004]本专利技术要解决的技术问题在于，提供能够减少误读出的存储装置。
[0005]实施方式涉及的存储装置具备：第1存储单元；第2存储单元；第1电路，其向第1存储单元和第2存储单元供给写入电流；第1布线，其连接于第1电路；第1插塞，其将第1存储单元和第1布线电连接；以及第2插塞，其将第2存储单元和第1布线电连接。从第1电路到第1插塞为止的第1布线的长度比从第本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储装置，具备：第1存储单元；第2存储单元；第1电路，其向所述第1存储单元和所述第2存储单元供给写入电流；第1布线，其连接于所述第1电路；第1插塞，其将所述第1存储单元和所述第1布线电连接；以及第2插塞，其将所述第2存储单元和所述第1布线电连接，从所述第1电路到所述第1插塞为止的所述第1布线的长度比从所述第1电路到所述第2插塞为止的所述第1布线的长度短，所述第1插塞的电阻值比所述第2插塞的电阻值高。2.根据权利要求1所述的存储装置，所述第1插塞包括第1导电体和第2导电体，所述第2插塞包括第3导电体和第4导电体，所述第2导电体的电阻率比所述第1导电体的电阻率低，所述第4导电体的电阻率比所述第3导电体的电阻率低，所述第1插塞所包括的所述第2导电体的比率比所述第2插塞所包括的所述第4导电体的比率低。3.根据权利要求2所述的存储装置，所述第1导电体和所述第3导电体包含钨、氮化钨、钛、氮化钛、碳和多晶硅中的至少一种，所述第2导电体和所述第4导电体包含铜和铝中的至少一种。4.根据权利要求2所述的存储装置，所述第1导电体和所述第3导电体包含碳和多晶硅中的至少一种，所述第2导电体和所述第4导电体包含钨、氮化钨、钛和氮化钛中的至少一种。5.根据权利要求2所述的存储装置，所述第1导电体和所述第3导电体包含第1半导体，所述第2导电体和所述第4导电体包含第2半导体，所述第1半导体的杂质浓度比所述第2半导体的杂质浓度低。6.根据权利要求2所述的存储装置，所述第2导电体设置在所述第1导电体上，所述第4导电体设置在所述第3导电体上。7.根据权利要求1所述的存储装置，所述第1插塞包含第1半导体，所述第2插塞包含第2半导体，所述第1半导体的杂质浓度比所述第2半导体的杂质浓度低。8.根据权利要求1所述的存储装置，所述第1插塞与所述第1布线接触的面积比所述第2插塞与所述第1布线接触的面积小。9.根据权利要求8所述的存储装置，所述第1插塞和所述第2插塞的截面形状为圆形。
10.根据权利要求9所述的存储装置，所述第1插塞的直径比所述第2插塞的直径小。11.根据权利要求1所述的存储装置，所述第1存储单元和所述第2存储单元配置在所述第1布线的上方。12.根据权利要求1所述的存储装置，所述第1布线配置在所述第1存储单元和所述第2存储单元的上方。13.根据权利要求1所述的存储装置，还具备：第3存储单元；第4存储单元；第3插塞，其将所述第3存储单元和所述第1布线电连接；以及第4插塞，其将所述第4存储单元和所述第1布线电连接，从所述第1电路到所述第3插塞为止的所述第1布线的长度比...

【专利技术属性】
技术研发人员：杉浦邦晃，五十岚太一，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：