一种高压隔离类集成电路封装结构制造技术

本发明专利技术提供一种高压隔离类集成电路封装结构，包括封装体、输入端引脚、输出端引脚，所述输入端引脚与输出端引脚设于封装体的两侧，所述封装体表面设有多个下凹的凹槽或者凸出封装体表面的凸条，多个所述凹槽或者凸条沿封装体长度方向阵列排布，并绕封装体表面环形设置，且所述凹槽、凸条设置在垂直于输入端引脚和输出端引脚的方向上；所述封装体内部的芯片的表面设有隔离耐压的隔离部。本发明专利技术在同比相同封装体宽度下可提高集成电路的隔离耐压性能，有效降低对集成电路进行高压隔离测试的失败率，提高产品通过率。提高产品通过率。提高产品通过率。

【技术实现步骤摘要】
一种高压隔离类集成电路封装结构


[0001]本专利技术涉及集成电路封装及芯片
，尤其涉及一种高压隔离类集成电路封装结构。

技术介绍

[0002]在对集成电路进行高压隔离测试时，常常存在着输入端和输出端打火放电的问题。造成这一问题的主要原因在于：在对集成电路仅进行高压测试时，在集成电路的输入端和输出端间会产生高压，高压产生的电流可进一步沿着封装体表面流经另一端；由于目前常见的集成电路封装体通常为整体面结构，受封装体宽度限制，爬电(Creepage distance)距离有限，从而导致集成电路的输入端和输出端短路。
[0003]集成电路封装体越宽可增加爬电距离，但是封装体变大后，封装成本会急剧增加，而且安装通用性会变差。而增加集成电路引线框架的低压端基岛和高压端基岛的距离虽然可以提升高低压端的固体绝缘耐压，但是无法改变延塑封体表面的爬电距离。因此，随着高压隔离类集成电路应用领域的不断扩大和需求的不断增加，隔离耐压的提高已经成为了一个重要的研究方向。

技术实现思路

[0004]本专利技术旨在提供一种高压隔离类集成电路封装结构，以克服现有技术中存在的不足。
[0005]为解决上述技术问题，本专利技术的技术方案是：一种高压隔离类集成电路封装结构，包括封装体、输入端引脚、输出端引脚，所述输入端引脚与输出端引脚设于封装体的两侧，所述封装体表面设有多个下凹的凹槽或者凸出封装体表面的凸条，多个所述凹槽或者凸条沿封装体长度方向阵列排布，并绕封装体表面环形设置，且所述凹槽、凸条设置在垂直于输入端引脚和输出端引脚的方向上。
[0006]进一步的，上述的高压隔离类集成电路封装结构，所述封装体内部设有与输入端引脚连接的输入端基岛、与输出端引脚连接的输出端基岛，所述输入端基岛与输出端基岛之间设有间隙，所述间隙根据耐压需求和封装体塑封料的介电强度设定，其关系式为：H＝AUmax/Eb，
[0007]其中：H为基岛间隙；Umax为隔离耐压峰值；A为安全系数；Eb为封装体塑封料介电强度，介电强度按交流电峰值测量。
[0008]进一步的，上述的高压隔离类集成电路封装结构，所述封装体的塑封料为介电强度和CTI值高的高耐压塑封料。
[0009]进一步的，上述的高压隔离类集成电路封装结构，所述输入端基岛和输出端基岛上设有芯片，所述芯片通过焊线与输入端基岛、输出端基岛连接，所述芯片的表面设有隔离部，所述隔离部至少设置在芯片正面、芯片背面、芯片四周侧中的一个位置。
[0010]进一步的，上述的高压隔离类集成电路封装结构，所述隔离部为绝缘材料制成。
[0011]进一步的，上述的高压隔离类集成电路封装结构，所述隔离部的厚度2μm
‑
20μm。
[0012]进一步的，上述的高压隔离类集成电路封装结构，所述隔离部为隔离圈和/或者隔离平面，所述隔离圈为闭环的环形结构，所述隔离平面为局部隔离的块平面结构；且所有的所述隔离圈、隔离平面的厚度相同。
[0013]进一步的，上述的高压隔离类集成电路封装结构，所述芯片的四周侧设有密封环，设于芯片四周侧的所述隔离部沿密封环外侧设置。
[0014]与现有技术相比，本专利技术的有益效果是：在同比相同封装体宽度下可增加集成电路的隔离耐压，有效降低对集成电路进行高压隔离测试的失败率，提高产品通过率。
附图说明
[0015]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0016]图1为现有技术的封装件在PCB板上的贴装侧面示意图；
[0017]图2为图1的一端放大图；
[0018]图3为图1的沿着上表面的爬电距离的路径；
[0019]图4为图1的沿着下表面的爬电距离的路径；
[0020]图5为本专利技术高压隔离类集成电路封装结构的实施例一的结构示意图；
[0021]图6为图5的贴装侧面示意图；
[0022]图7为图6的沿着上表面的爬电距离的路径；
[0023]图8为图6的沿着下表面的爬电距离的路径；
[0024]图9为本专利技术高压隔离类集成电路封装结构的实施例二的结构示意图；
[0025]图10为图9的贴装侧面示意图；
[0026]图11为图10的沿着上表面的爬电距离的路径；
[0027]图12为图10的沿着下表面的爬电距离的路径；
[0028]图13为本专利技术高压隔离类集成电路封装结构的封装体内部结构示意图；
[0029]图14为本专利技术高压隔离类集成电路封装结构的芯片四周侧密封环与隔离部的示意图。
[0030]图中：1、封装体；2、输入端引脚；3、输出端引脚；4、凹槽；5、凸条；6、焊锡；7、PCB板；8、输入端基岛；9、输出端基岛；10、芯片；11、间隙；12、焊线；13、密封环；14、隔离部。
具体实施方式
[0031]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0032]现有技术中，如图1
‑
4所示，现有封装件在PCB板上的贴装侧面示意图，输入端引脚2和输出端引脚3通过印刷锡膏及回流焊焊锡在PCB板7的相应位置上。输入端引脚2的引脚
前端面与PCB板7的相接面的交界点为图3所示中的A点，输出端引脚3的引脚前端面与PCB板7的相接面的交界点也为图3所示中的A点。从输入端引脚2的A点开始，沿着集成电路引脚的上表面到封装体1的侧面再到封装体1的上表面再到的到输出端引脚3的A点，此路径为沿着上表面路径的爬电距离，即图4所示的路径。输入端引脚2或输出端引脚3与PCB板7的另一个交界点即图3中所示的B点。从输入端引脚2的B点开始，沿着集成电路引脚的下表面到封装体1的侧面再到封装体1的下表面再到的到输出端引脚3的B点，此路径为沿着下表面路径的爬电距离，即图5所示的路径。
[0033]实施例1
[0034]如图5
‑
6所示，一种高压隔离类集成电路封装结构，包括封装体1、输入端引脚2、输出端引脚3，所述封装体1的塑封料为介电强度和CTI值高的高耐压塑封料，例如EME
‑
G700HF、CEL
‑
8240HF10GK，耐压性好；所述输入端引脚2与输出端引脚3设于封装体1的两侧，所述封装体1表面设有多个下凹的凹槽4，多个所述凹槽4沿封装体1长度方向阵列排布，并绕封装体1表面环形设置，且所述凹槽4设置在垂直于输入端引脚2和输出端引脚3的方向上。凹槽4的宽度根据污染等级设定，在污染等级1级环境下，宽度大于0.25本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高压隔离类集成电路封装结构，其特征在于：包括封装体(1)、输入端引脚(2)、输出端引脚(3)，所述输入端引脚(2)与输出端引脚(3)设于封装体(1)的两侧，所述封装体(1)表面设有多个下凹的凹槽(4)或者凸出封装体(1)表面的凸条(5)，多个所述凹槽(4)或者凸条(5)沿封装体(1)长度方向阵列排布，并绕封装体(1)表面环形设置，且所述凹槽(4)、凸条(5)设置在垂直于输入端引脚(2)和输出端引脚(5)的方向上。2.根据权利要求1所述的高压隔离类集成电路封装结构，其特征在于：所述封装体(1)内部设有与输入端引脚(2)连接的输入端基岛(8)、与输出端引脚(3)连接的输出端基岛(9)，所述输入端基岛(8)与输出端基岛(9)之间设有间隙(11)，所述间隙(11)根据耐压需求和封装体(1)塑封料的介电强度设定，其关系式为：H＝AUmax/Eb，其中：H为基岛间隙；Umax为隔离耐压峰值；A为安全系数；Eb为封装体(1)塑封料介电强度。3.根据权利要求1所述的高压隔离类集成电路封装结构，其特征在于：所述封装体(1)的塑封料为介电强度和CTI值高的高耐压塑封料...

【专利技术属性】
技术研发人员：崔卫兵，郑永富，邓旭东，张进兵，孙亚丽，
申请(专利权)人：天水华天科技股份有限公司，
类型：发明
国别省市：