一种半导体器件及其形成方法技术

本发明专利技术提供一种半导体器件及其形成方法，其中，半导体器件包括：衬底，衬底内具有中压器件区域；栅氧化层，栅氧化层形成于中压器件区域上方的衬底的表面；栅极结构，栅极结构堆叠于栅氧化层上；侧墙结构，侧墙结构覆盖栅极结构的侧壁，且暴露出设定宽度的栅氧化层的边缘部分；以及，源区和漏区，源区和漏区分布于栅氧化层两侧的衬底内。通过使侧墙结构暴露出设定宽度的栅氧化层的边缘部分，并对栅极结构两侧的衬底内进行离子注入，以形成源区和漏区，进而增加源区和漏区之间的距离，以减少栅极与漏极之间的交叠区的面积，实现减小栅极感应漏极泄漏电流的目的。泄漏电流的目的。泄漏电流的目的。

【技术实现步骤摘要】
一种半导体器件及其形成方法


[0001]本专利技术涉及半导体制造
，特别涉及一种半导体器件及其形成方法。

技术介绍

[0002]金属氧化物半导体场效应管的栅极和漏极之间存在交叠区，当栅极、漏极分别处于负压、正压，且栅漏电压很大时，交叠区会产生较强电场，交叠区的界面附近硅中价电子将隧穿到导带，产生带
‑
带隧穿电流，即GIDL(Gate
‑
induced drain leakage，栅极感应漏极泄漏)电流。
[0003]当半导体工艺进入超深亚微米时代后，由于器件尺寸日益缩小，GIDL电流引发的众多可靠性问题变得愈加严重。例如，在高压(HV)产品中，会同时集成低压(LV)器件、中压(MV)器件和高压器件，中压器件通常会作为输入输出(IO)器件，低压器件、中压器件和高压器件的工作电压和耐压能力会依次增加，而中压器件较易产生GIDL漏电，进而导致降低整体产品的性能。
[0004]为了避免在中压器件的栅极和漏极之间的交叠区处产生GIDL电流，现有技术常采用的技术手段包括增加栅极两侧的侧墙厚度，由于中压器件的栅极结构与低压器件的栅极结构，或者与高压器件的栅极结构之间的距离有限，只一味地增加侧墙的厚度会存在侧墙融合(merge)的风险。

技术实现思路

[0005]本专利技术的目的在于提供一种半导体器件及其形成方法，以解决中压器件的栅极感应漏极泄漏电流大的问题。
[0006]为解决上述技术问题，本专利技术提供一种半导体器件及其形成方法，其中，所述半导体器件包括：衬底，所述衬底内具有中压器件区域；栅氧化层，所述栅氧化层形成于所述中压器件区域上方的所述衬底的表面；栅极结构，所述栅极结构堆叠于所述栅氧化层上；侧墙结构，所述侧墙结构覆盖所述栅极结构的侧壁，且暴露出设定宽度的所述栅氧化层的边缘部分；以及，源区和漏区，所述源区和所述漏区分布于所述栅氧化层两侧的所述衬底内。
[0007]优选的，在所述半导体器件中，所述设定宽度为200埃～300埃。
[0008]优选的，在所述半导体器件中，所述衬底内还具有高压器件区域和低压器件区域。
[0009]优选的，在所述半导体器件中，所述中压器件区域内形成有浅沟槽结构，所述浅沟槽结构用于隔离所述高压器件区域与所述中压器件区域，以及隔离所述低压器件区域与所述中压器件区域。
[0010]本专利技术还提供一种半导体器件的形成方法，用于形成上述半导体器件，包括：提供一衬底，在所述衬底内定义中压器件区域；形成栅氧化层，所述栅氧化层形成于所述中压器件区域上方的所述衬底的表面；形成栅极结构，所述栅极结构堆叠于所述栅氧化层上；形成侧墙结构，所述侧墙结构覆盖所述栅极结构的侧壁；刻蚀所述栅氧化层，以暴露出设定宽度的所述栅氧化层的边缘部分；以及，在所述栅氧化层两侧的所述衬底内进行离子注入，以形
成源区和漏区。
[0011]优选的，在所述半导体器件的形成方法中，所述设定宽度为200埃～300埃。
[0012]优选的，在所述半导体器件的形成方法中，所述刻蚀所述栅氧化层，以暴露出设定宽度的所述栅氧化层的边缘部分的方法包括：将光刻胶涂覆在所述栅极结构的上表面、所述侧墙结构的表面以及暴露的所述栅氧化层的上表面；提供一光罩，并以所述光罩为掩膜版对所述光刻胶进行曝光及显影，形成图案化的光刻胶层；以及，以所述图案化的光刻胶层为掩模，对所述栅氧化层进行刻蚀，以暴露出设定宽度的所述栅氧化层的边缘部分。
[0013]优选的，在所述半导体器件的形成方法中，所述光罩为中压栅氧去除技术光罩。
[0014]优选的，在所述半导体器件的形成方法中，所述半导体器件的形成方法还包括：在所述衬底内定义高压器件区域和低压器件区域。
[0015]优选的，在所述半导体器件的形成方法中，所述半导体器件的形成方法还包括：在所述中压器件区域内形成浅沟槽结构，所述浅沟槽结构隔离所述高压器件区域与所述中压器件区域，以及隔离所述低压器件区域与所述中压器件区域。
[0016]综上所述，本专利技术提供一种半导体器件及其形成方法，其中，所述半导体器件包括：衬底，所述衬底内具有中压器件区域；栅氧化层，所述栅氧化层形成于所述中压器件区域上方的所述衬底的表面；栅极结构，所述栅极结构堆叠于所述栅氧化层上；侧墙结构，所述侧墙结构覆盖所述栅极结构的侧壁，且暴露出设定宽度的所述栅氧化层的边缘部分；以及，源区和漏区，所述源区和所述漏区分布于所述栅氧化层两侧的所述衬底内部。通过使所述侧墙结构暴露出设定宽度的所述栅氧化层的边缘部分，并在后续中对所述栅极结构两侧的未被所述栅氧化层覆盖的所述衬底内进行离子注入，以形成源区和漏区，进而增加所述源区和所述漏区之间的距离，以减少栅极与漏极之间的交叠区，实现减小栅极感应漏极泄漏电流的目的。
附图说明
[0017]图1是本专利技术实施例的半导体器件的形成方法流程图；
[0018]图2～图7是本专利技术实施例的形成半导体器件中步骤S1～步骤S6所对应的结构示意图；
[0019]图8是本专利技术实施例的形成半导体器件中步骤S5的流程图；
[0020]其中，各附图标记如下：
[0021]10
‑
衬底；
[0022]110
‑
中压器件区域；120
‑
高压器件区域；130
‑
低压器件区域；
[0023]111
‑
栅氧化层；112
‑
栅极结构；113
‑
侧墙结构；114
‑
源区；115
‑
漏区。
具体实施方式
[0024]以下结合附图和具体实施例对本专利技术提出的一种半导体器件及其形成方法作进一步详细说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。
[0025]请参见图1，本专利技术实施例提供一种半导体器件的形成方法，具体包括以下步骤：
[0026]S1，提供一衬底，在所述衬底内定义中压器件区域；
[0027]S2，形成栅氧化层，所述栅氧化层形成于所述中压器件区域上方的所述衬底的表面；
[0028]S3，形成栅极结构，所述栅极结构堆叠于所述栅氧化层上；
[0029]S4，形成侧墙结构，所述侧墙结构覆盖所述栅极结构的侧壁；
[0030]S5，刻蚀所述栅氧化层，以暴露出所述设定宽度的所述栅氧化层的边缘部分；
[0031]S6，在所述栅氧化层两侧的所述衬底内进行离子注入，以形成源区和漏区。
[0032]通过使所述侧墙结构暴露出设定宽度的所述栅氧化层的边缘部分，在所述栅氧化层两侧的所述衬底内进行离子注入形成源区和漏区时，增加所述源区和所述漏区之间的距离，进而减少栅极与漏极之间的交叠区，实现减小栅极感应漏极泄漏电流的目的。
[003本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，所述半导体器件包括：衬底，所述衬底内具有中压器件区域；栅氧化层，所述栅氧化层形成于所述中压器件区域上方的所述衬底的表面；栅极结构，所述栅极结构堆叠于所述栅氧化层上；侧墙结构，所述侧墙结构覆盖所述栅极结构的侧壁，且暴露出设定宽度的所述栅氧化层的边缘部分；以及，源区和漏区，所述源区和所述漏区分布于所述栅氧化层两侧的所述衬底内。2.如权利要求1所述的半导体器件，其特征在于，所述设定宽度为200埃～300埃。3.如权利要求1所述的半导体器件，其特征在于，所述衬底内还具有高压器件区域和低压器件区域。4.如权利要求3所述的半导体器件，其特征在于，所述中压器件区域内形成有浅沟槽结构，所述浅沟槽结构用于隔离所述高压器件区域与所述中压器件区域，以及隔离所述低压器件区域与所述中压器件区域。5.一种半导体器件的形成方法，用于形成如权利要求1～4任一项所述的半导体器件，其特征在于，包括：提供一衬底，在所述衬底内定义中压器件区域；形成栅氧化层，所述栅氧化层形成于所述中压器件区域上方的所述衬底的表面；形成栅极结构，所述栅极结构堆叠于所述栅氧化层上；形成侧墙结构，所述侧墙结构覆盖所述栅极结构的侧壁；刻蚀所述栅氧化层，以暴露出设定...

【专利技术属性】
技术研发人员：陈国鹏，詹曜宇，张志刚，王奇伟，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：