一种振铃抑制电路及电子设备制造技术

本申请公开了一种振铃抑制电路及电子设备，用于抑制总线振铃，总线包括第一总线线路和第二总线线路，振铃抑制电路包括：第一阻抗匹配模块，第一阻抗匹配模块耦合于第一总线线路、第二总线线路以及电源之间；第二阻抗匹配模块，第二阻抗匹配模块耦合于第一总线线路、第二总线线路以及公共端之间；第一阻抗匹配模块和第二阻抗匹配模块，用于实现第一总线线路和第二总线线路的阻抗匹配以抑制振铃。通过在第一总线线路、第二总线线路以及电源之间耦合第一阻抗匹配模块，在第一总线线路、第二总线线路以及公共端之间耦合第二阻抗匹配模块，可以实现总线的阻抗匹配，该振铃抑制电路可在CAN总线从显性到隐性切换期间起到阻抗匹配作用，抑制振铃。抑制振铃。抑制振铃。

【技术实现步骤摘要】
一种振铃抑制电路及电子设备


[0001]本申请属于总线
，具体涉及一种振铃抑制电路及电子设备。

技术介绍

[0002]CAN2.0B规范定义了两种互补的逻辑数值：显性和隐形。同时传送显性和隐性状态位时，总线呈显性状态；同时传送显性状态位时，总线呈显性状态；同时传送隐性状态位时，总线呈隐性状态。显性数值表示逻辑0，隐性数值表示逻辑1。
[0003]CAN收发器作为CAN控制器和物理总线之间的接口，将CAN控制器的逻辑电平转换为CAN总线的差分电平，在两条有差分电压的总线电缆上传输数据。根据CAN总线协议要求，两条有差分电压的总线为具有100欧姆的双绞屏蔽线走线，相对应的终端阻抗应选择100欧姆。
[0004]而目前CAN收发器在显性切换为隐性时会因为输出阻抗突然变高，导致信号反射增加，引起信号振荡，可能出现错误帧增多或通信不稳定。

技术实现思路

[0005]技术目的：本申请旨在提供一种振铃抑制电路及电子设备，以解决目前CAN收发器在显性切换为隐性时会因为输出阻抗突然变高，导致信号反射增加，引起信号振荡，可能出现错误帧增多或通信不稳定的技术问题。
[0006]为实现该技术目的，本申请采用以下技术方案。
[0007]第一方面，本申请实施例提供了一种振铃抑制电路，用于抑制总线振铃，所述总线包括第一总线线路和第二总线线路，所述振铃抑制电路包括：第一阻抗匹配模块，所述第一阻抗匹配模块耦合于所述第一总线线路、所述第二总线线路以及电源之间；第二阻抗匹配模块，所述第二阻抗匹配模块耦合于所述第一总线线路、所述第二总线线路以及公共端之间；所述第一阻抗匹配模块和所述第二阻抗匹配模块，用于实现所述第一总线线路和所述第二总线线路的阻抗匹配以抑制振铃。
[0008]另一方面，本申请实施例还提供了一种电子设备，包括：总线收发器，所述总线收发器连接第一总线线路和第二总线线路，用于向所述第一总线线路和所述第二总线线路发射信号，或者从所述第一总线线路和所述第二总线线路接收信号；以及如以上所述的振铃抑制电路。
[0009]有益效果：与现有技术相比，本申请实施例提供的一种振铃抑制电路能够用于CAN收发器。通过在第一总线线路、第二总线线路以及电源之间耦合第一阻抗匹配模块，在第一总线线路、第二总线线路以及公共端之间耦合第二阻抗匹配模块，可以实现总线的阻抗匹配，该振铃抑制电路可在CAN总线从显性到隐性切换期间起到阻抗匹配作用，抑制振铃。
[0010]当CAN总线进入CAN总线隐性状态时，可输出第一阻抗匹配模块的第一控制信号和
第二阻抗匹配模块的第二控制信号，将本申请实施例提供的振铃抑制电路断开。根据本申请实施例提供的振铃抑制电路可以在CAN总线从显性状态到CAN总线隐性状态切换期间至较短时间内被耦合到第一总线线路和第二总线线路之间。
附图说明
[0011]为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0012]图1为具有多个节点的CAN总线通讯系统示例的示意图；图2为CAN收发器星型拓扑结构示意图；图3为CAN总线出现振铃的波形示意图；图4为示例一的CAN收发器的示意图；图5为根据实施例一提供的振铃抑制电路的结构示意图；图6为根据实施例二提供的振铃抑制电路的示意图；图7为示例二的CAN收发器的示意图；图8为根据实施例三提供的振铃抑制电路的示意图；图9为根据实施例三提供的振铃抑制电路的典型波形；附图标记：1
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振铃抑制电路、10
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节点、11
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CAN收发器、12
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CAN控制器、13
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微处理器、14
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第一总线线路、15
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第二总线线路、101
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收发模块、102
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驱动模块、1021
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高端驱动模块、1022
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低端驱动模块、20
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第一阻抗匹配模块、21
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第二阻抗匹配模块、201
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PMOS开关对、211
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NMOS开关对。
具体实施方式
[0013]下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0014]本申请中提及的需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例能够以除了在这里图示或描述的那些以外的顺序实施。
[0015]此外，应当理解，在以下的描述中，“电路”是指由至少一个元件或子电路通过电气连接或电磁连接构成的导电回路。当称元件或电路“连接到”另一元件或称元件/电路“连接在”两个节点10之间时，它可以直接耦合或连接到另一元件或者可以存在中间元件，元件之间的连接可以是物理上的、逻辑上的、或者其结合。相反，当称元件“直接耦合到”或“直接连接到”另一元件时，意味着两者不存在中间元件。
[0016]CAN总线是控制器局域网总线，是一种用于实时应用的串行通讯协议总线。
CAN2.0B规范定义了两种互补的逻辑数值：显性和隐形。同时传送显性和隐性状态位时，总线呈显性状态；同时传送显性状态位时，总线呈显性状态；同时传送隐性状态位时，总线呈隐性状态。显性数值表示逻辑0，隐性数值表示逻辑1。
[0017]典型地，CAN总线为隐性（逻辑1）时，CAN_H和CAN_L的电平都为2.5V（电位差为0V）；CAN总线为显性（逻辑0）时，CAN_H和CAN_L的电平分别为3.5V和1.5V（电位差为2V）。
[0018]第一总线线路14（CANH）与第二总线线路15（CANL）接入CAN总线（总线系统又称作CAN BUS），在显性时数据发射接口TXD输入低电平，CAN总线差分电平为高，数据接收接口RXD输出为低；在隐性时数据发射接口TXD输入高电平，CAN总线差分电平为低，数据接收接口RXD输出为高。
[0019]传统CAN收发器11在采用如图2所示的星型拓扑时，在显性切换为隐性时，会因为输出阻抗突然变高导致信号反射，从而引起信号震荡，CAN收发器11接收到错误信号。CAN总线出现振铃的波形示意图如图3所示。
[0020]本申请实施例旨在提供一种振铃抑制电路及电子设备，以解决目前CAN收发器11在显性切换为隐性时会因为输出阻抗突然变高，导致信号反射增加，引起信号振荡，可能出现错误帧增多或通信不稳定的问题本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种振铃抑制电路，用于抑制总线振铃，所述总线包括第一总线线路（14）和第二总线线路（15），其特征在于，所述振铃抑制电路包括：第一阻抗匹配模块（20），所述第一阻抗匹配模块（20）耦合于所述第一总线线路（14）、所述第二总线线路（15）以及电源之间；第二阻抗匹配模块（21），所述第二阻抗匹配模块（21）耦合于所述第一总线线路（14）、所述第二总线线路（15）以及公共端之间；所述第一阻抗匹配模块（20）和所述第二阻抗匹配模块（21），用于实现所述第一总线线路（14）和所述第二总线线路（15）的阻抗匹配以抑制振铃。2.根据权利要求1所述的振铃抑制电路，其特征在于，所述第一阻抗匹配模块（20）包括：PMOS开关对（201）；所述PMOS开关对（201）具有第一端、第二端、第三端、第四端和第一控制端；所述第一端和所述第二端连接所述电源，所述第三端连接所述第一总线线路（14），所述第四端连接第二总线线路（15），所述第一控制端输入第一控制信号，以控制所述PMOS开关对（201）导通或截止。3.根据权利要求2所述的振铃抑制电路，其特征在于，所述PMOS开关对（201）包括第一P型晶体管PM1和第二P型晶体管PM2，所述第一P型晶体管PM1的栅极和所述第二P型晶体管PM2的栅极相连后作为所述第一控制端；所述第一P型晶体管PM1的源极作为所述第一端，所述第二P型晶体管PM2的源极作为所述第二端，所述第一P型晶体管PM1的漏极作为所述第三端，所述第二P型晶体管PM2的漏极作为所述第四端。4.根据权利要求3所述的振铃抑制电路，其特征在于，所述第三端串联第一电阻R1和第一二极管D1后连接所述第一总线线路（14），所述第四端串联第二电阻R2和第二二极管D2后连接所述第二总线线路（15）；其中所述第一二极管D1的阴极连接所述第一总线线路（14），所述第二二极管D2的阴极连接所述第二总线线路（15）。5.根据权利要求3所述的振铃抑制电路，其特征在于，所述第三端串联第一电阻R1、第一二极管D1以及第四P型晶体管PM4后连接所述第一总线线路（14），所述第四P型晶体管PM4的栅极连...

【专利技术属性】
技术研发人员：胡鹏，孙园杰，刘宾杰，
申请(专利权)人：苏州纳芯微电子股份有限公司，
类型：发明
国别省市：