一种基于RISC-V指令操作的神经形态计算芯片制造技术

本发明专利技术提供了一种基于RISC

【技术实现步骤摘要】
一种基于RISC
‑
V指令操作的神经形态计算芯片


[0001]本专利技术涉及芯片架构
，特别是涉及一种基于RISC
‑
V指令操作的神经形态计算芯片。

技术介绍

[0002]脉冲神经网络作为第三代神经网络，由更具生物真实性的脉冲神经元和脉冲神经突触模型构成，能够以更准确的方式模拟生物神经系统的结构和运行方式，也因此在时空数据处理、模式识别、事件驱动模拟方面具有其独特优势，同时拥有较强的计算能力。
[0003]神经元作为脉冲神经网络的核心，其基本思想是：当输入数据或神经元受到外界刺激时，经过一定的编码方式，将其转化为特定的脉冲序列，脉冲序列在一系列神经元电路中传递并处理，得到输出的脉冲序列，最终经过解码等步骤给出具体响应。脉冲神经网络作为最新一代神经网络模型，其配套系统和应用较少，这也导致脉冲神经网络距离真正实现大规模应用并解决现实问题还相差甚远，尤其在面对复杂应用场景时，单一脉冲神经网络芯片可能难以满足设计需要，因此需要额外的控制单元及计算单元以实现全面的计算任务，以最大化发挥脉冲神经网络的优势。解决这种问题的方案通常是使用中央处理器(Central Processing Unit，CPU)，其特点在于将整个模块的控制过程和计算过程合二为一，当前CPU架构主要分为x86和ARM两种，其中x86使用复杂指令集，具有指令繁杂、结构庞大的缺点；ARM架构则使用精简指令集，更适合低功耗芯片，但使用这种架构需要ARM公司授权，需要高昂的授权费。

技术实现思路

[0004]为了克服现有技术的不足，本专利技术的目的是提供一种基于RISC
‑
V指令操作的神经形态计算芯片。
[0005]为实现上述目的，本专利技术提供了如下方案：一种基于RISC
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V指令操作的神经形态计算芯片，包括：外部存储器、RISC
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V处理器、脉冲神经网络计算单元和直接存储器访问单元；所述外部存储器分别与所述RISC
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V处理器和所述脉冲神经网络计算单元连接；所述脉冲神经网络计算单元分别与所述RISC
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V处理器和所述直接存储器访问单元连接；所述RISC
‑
V处理器用于将所述外部存储器内的部分数据进行数据处理，得到相应的数据地址和控制信息；所述脉冲神经网络计算单元用于根据所述地址数据和控制信息从所述RISC
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V处理器或所述直接存储器访问单元中获取输入数据，并进行储存，并根据储存的数据获得输出数据，再根据所述数据地址和控制信息将所述输出数据传给所述RISC
‑
V处理器或脉冲神经网络计算单元中。
[0006]优选地，还包括：总线；所述总线分别与所述外部存储器、所述RISC
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V处理器和所述脉冲神经网络计算单元连接；所述总线用于进行所述外部存储器、所述RISC
‑
V处理器和所述脉冲神经网络计算
单元之间的数据传输。
[0007]优选地，所述RISCV处理器包括本地指令存储器、处理器核心和本地数据处理器；所述本地数据处理器用于存储所述外部存储器传递的数据；所述处理器核心用于对数据进行处理，得到所述数据地址和控制信息；所述本地指令存储器用于存储扩展指令；所述扩展指令包括控制信息和地址信息，控制信息表明指令的具体作用，以及数据传输的方向，地址信息表示待传输的数据的位置。
[0008]优选地，所述扩展指令的译码过程包括：当判断所述扩展指令为RISC
‑
V指令时则传递给五级流水线进行处理；当判断所述扩展指令为神经网络控制指令时，则传输给神经网络控制单元，并向神经网络中传输控制信息及地址信息。
[0009]优选地，所述脉冲神经网络计算单元包括：输入缓存、神经元处理单元、和输出缓存；所述神经元处理单元包括编码模块、神经元阵列以及解码模块；所述编码模块用于将所述输入缓存传来的的信号编码为神经元阵列可以处理的脉冲信号，所述神经元阵列用于根据所述脉冲信号产生脉冲；所述解码模块用于将神经元阵列输出的脉冲解码为计算机可识别的信号，并将所述可识别的信号输出至所述输出缓存中。
[0010]优选地，所述神经元阵列由基于LIF模型的n个神经核构成。
[0011]根据本专利技术提供的具体实施例，本专利技术公开了以下技术效果：本专利技术提供了一种基于RISC
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V指令操作的神经形态计算芯片，包括：外部存储器、RISC
‑
V处理器、脉冲神经网络计算单元和直接存储器访问单元；所述外部存储器分别与所述RISC
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V处理器和所述脉冲神经网络计算单元连接；所述脉冲神经网络计算单元分别与所述RISC
‑
V处理器和所述直接存储器访问单元连接；所述RISC
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V处理器用于将所述外部存储器内的部分数据进行数据处理，得到相应的数据地址和控制信息；所述脉冲神经网络计算单元用于根据所述地址数据和控制信息从所述RISC
‑
V处理器或所述直接存储器访问单元中获取输入数据，并进行储存，并根据储存的数据获得输出数据，再根据所述数据地址和控制信息将所述输出数据传给所述RISC
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V处理器或脉冲神经网络计算单元中。本专利技术能够有效减少CPU与脉冲神经网络处理器之间的指令交流及数据交换，同时降低功耗和延时，增强脉冲神经网络在硬件上的部署效率。
附图说明
[0012]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0013]图1为本专利技术实施例提供的RISC
‑
V控制的脉冲神经网络芯片架构；图2为本专利技术实施例提供的脉冲神经网络计算单元结构；图3为本专利技术实施例提供的神经核的运算过程；图4为本专利技术实施例提供的神经核的运算流程图；图5为本专利技术实施例提供的MRAM的基本存储单元结构；
图6为本专利技术实施例提供的MRAM阵列；图7为本专利技术实施例提供的RISC
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V流水线执行过程。
[0014]附图标记说明：1
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外部存储器，2
‑
RISC
‑
V处理器，3
‑
脉冲神经网络计算单元，4
‑
直接存储器访问单元，5
‑
总线，21
‑
本地指令存储器、22
‑
RISC
‑
V处理器核心、23
‑
本地数据处理器，31
‑
输入缓存、32
‑
神经元处理单元、33
‑
输出缓存，a
‑
编码模块，b
‑
神经元阵列，c
‑
解码模块。
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【技术保护点】

【技术特征摘要】
1.一种基于RISC
‑
V指令操作的神经形态计算芯片，其特征在于，包括：外部存储器、RISC
‑
V处理器、脉冲神经网络计算单元和直接存储器访问单元；所述外部存储器分别与所述RISC
‑
V处理器和所述脉冲神经网络计算单元连接；所述脉冲神经网络计算单元分别与所述RISC
‑
V处理器和所述直接存储器访问单元连接；所述RISC
‑
V处理器用于将所述外部存储器内的部分数据进行数据处理，得到相应的数据地址和控制信息；所述脉冲神经网络计算单元用于根据所述地址数据和控制信息从所述RISC
‑
V处理器或所述直接存储器访问单元中获取输入数据，并进行储存，并根据储存的数据获得输出数据，再根据所述数据地址和控制信息将所述输出数据传给所述RISC
‑
V处理器或脉冲神经网络计算单元中。2.根据权利要求1所述的基于RISC
‑
V指令操作的神经形态计算芯片，其特征在于，还包括：总线；所述总线分别与所述外部存储器、所述RISC
‑
V处理器和所述脉冲神经网络计算单元连接；所述总线用于进行所述外部存储器、所述RISC
‑
V处理器和所述脉冲神经网络计算单元之间的数据传输。3.根据权利要求1所述的基于RISC
‑
V指令操作的神经形态计算芯片，其特征在于，所述R...

【专利技术属性】
技术研发人员：刘龙超，李鹏飞，葛亚山，李建强，
申请(专利权)人：北京京瀚禹电子工程技术有限公司，
类型：发明
国别省市：