一种反熔丝FPGA高速测试电路制造技术

本发明专利技术公开了一种反熔丝FPGA高速测试电路，涉及集成电路领域，包括测试采集模块和测试输出模块。所述测试采集模块分布于反熔丝FPGA片上的布线资源内，包括开漏输出NMOS管和开关MOS模块，可通过开关MOS模块对逻辑模块和/或IO模块的输出进行单个或批量的采集测试。所述测试输出模块包括交叉互耦的倒相PMOS管单元和下拉电阻单元，将测试采集模块输出的低电平“0”和高阻态转换成正常的高低逻辑电平。本发明专利技术可实现对芯片内部任意逻辑模块和/或IO模块输出的单个或批量测试，方便用户调试设计。并且用户调试完成后，可通过编程特定反熔丝，使得测试电路失效、内部节点不能被读取，保证了设计的安全性。保证了设计的安全性。保证了设计的安全性。

【技术实现步骤摘要】
一种反熔丝FPGA高速测试电路


[0001]本专利技术涉及集成电路领域，特别是涉及一种反熔丝FPGA高速测试电路。

技术介绍

[0002]反熔丝FPGA是基本单元反熔丝的一次性可编程器件，将设计数据写入芯片进行编程，即可实现用户设计，并且一次编程后数据就不再丢失。反熔丝FPGA只可以一次编程，需要探知反熔丝芯片内部节点，尤其是重要逻辑模块和/或IO模块的输出，还需测试原始输出点信号，故反熔丝FPGA需设计片上测试电路，将其内部节点信号输出到反熔丝FPGA的特定测试端口上，并实现实时调试需求。
[0003]参照图1的现有技术，在逻辑模块和/或IO模块的输出端口直接采集相应的节点信号，然后经过行选NMOS和列选NMOS的选择，从逻辑阵列和IO阵列中选出一个节点的信号输出到特定测试端口PO上，得到FPGA内部阵列的原始输出。但由于反熔丝阵列几乎遍布整个芯片，测试信号通过的金属线总长度可能大于芯片长宽值，加上通孔以及行选NMOS、列选NMOS造成的阈值电压损失，测试通路上必须添加若干驱动buffer以增强驱动能力，这些额外增加的驱动buffer本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种反熔丝FPGA高速测试电路，用于测试逻辑模块和/或IO模块的输出信号，IO模块是与FPGA的芯片管脚处理模块PAD连接的数据输入或输出端口，其特征在于，所述测试电路包括位于FPGA片上的测试采集模块和测试输出模块，所述FPGA片上具有输出端口OUT；所述测试采集模块包括开漏输出NMOS管和开关MOS模块；所述开漏输出NMOS管的栅极连接逻辑模块和/或IO模块的输出端，开漏输出NMOS管的源极接地，开漏输出NMOS管的漏极连接所述开关MOS模块；所述开关MOS模块用于接通或断开开漏输出NMOS管的漏极与测试输出模块的输入端口IN之间的连接，且开关MOS模块内不包含负载驱动电路；所述测试输出模块包括交叉互耦的倒相PMOS管单元和下拉电阻单元，所述交叉互耦的倒相PMOS管单元内的第一PMOS管的源极连接第二PMOS管的源极，然后连接VCC电源，第一PMOS管的漏极连接第二PMOS管的栅极且连接输入端口IN，所述第一PMOS管的栅极连接所述第二PMOS管的漏极且连接输出端口OUT，下拉电阻单元的一端连接第一PMOS管的栅极且另一端接地。2.根据权利要求1所述的一种反熔丝FPGA高速测试电路，其特征在于，所述FPGA片上具有行选信号端和列选信号端；所述开关MOS模块包括列选NMOS管和多个行选NMOS管，各个行选NMOS管的漏极与各个开漏输出NMOS管的漏极一一对应连接，各个行选NMOS管的源极均与所述列选NMOS管的漏极相连，所述列选NMOS管的源极均连接所述测试输出模块的输入端口IN，所述行选NMOS管的栅极均连接行选信号端，列选NMOS管的栅极连接列选信号端。3.根据权利要求2所述的一种反熔丝FPGA高速测试电路，其特征在于，所述FPGA片上具有列选使能控制端；所述列选NMOS管的数量为多个，每个列选NMOS管均连接多个行选NMOS管，所述开关MOS模块还包括多个列选使能NMOS管，各个所述列选使能NMOS管的漏极与各个列选NMOS管的漏极一一对应连接且源极均接地，列选使能NMOS管的栅极均连接列选使能信号端。4.根据权利要求1所述的一种反熔丝FPGA高速测试电路，其特征在于，所述测试采...

【专利技术属性】
技术研发人员：王佐，尹自强，
申请(专利权)人：成都市硅海武林科技有限公司，
类型：发明
国别省市：