具有串行时钟路由管线的时钟监测单元制造技术

一种装置包括：包括第一组时钟输入和时钟输出的串行时钟路由管线；包括分别耦合到串行时钟路由管线的第一组时钟输入的第一组时钟输出的第一组时钟发生器；以及包括耦合到串行时钟路由管线的时钟输出的第一时钟输入以及用于提供与第一组时钟发生器中的一个或多个时钟发生器有关的信息的第一状态输出的第一时钟监测单元。该装置还可以包括分别耦合到该组时钟发生器的一组锁相环(PLL)；该组PLL还耦合到时钟监测单元。合到时钟监测单元。合到时钟监测单元。

【技术实现步骤摘要】
【国外来华专利技术】具有串行时钟路由管线的时钟监测单元
[0001]相关申请的交叉引用
[0002]本专利申请要求于2020年12月18日提交并且转让给其受让人的未决美国非临时申请No.17/127513的优先权，该申请在此通过引用明确并入本申请，如同在下文中充分阐述并且用于所有适用目的一样。


[0003]本公开的各方面总体上涉及时钟监测单元，并且具体地涉及具有相关联的串行时钟路由管线的时钟监测单元。

技术介绍

[0004]车辆或汽车控制系统通常要满足更严格的电气操作要求。这是因为，这样的车辆或汽车控制系统中的错误可能导致占用相关联车辆的人以及可能与这样的车辆碰撞的人、动物和财产遭受严重伤害和死亡。这样的严格的电气操作要求通常涉及系统冗余、对电气和软件故障的更大抵抗力，以及对这样的系统的改进监测等。本文中感兴趣的这样的系统的一个这样的子组件是时钟发生器，该时钟发生器产生定时信号，也通常称为时钟信号，或者简称为时钟，以驱动集成电路(IC)或片上系统(SOC)的各种信号处理核心。

技术实现思路

[0005]以下是一个或多个实现方式的简化概述，以提供对这样的实现方式的基本理解。本概述不是所有预期实现方式的广泛概述，并且既不旨在确定所有实现方式的关键或基本要素，也不旨在界定任何或所有实现方式的范围。其唯一目的是以简化的形式呈现一个或多个实现方式的一些概念，作为稍后呈现的更详细描述的前奏。
[0006]本公开的一个方面涉及一种装置。该装置包括：包括第一组时钟输入和时钟输出的串行时钟路由管线；包括分别耦合到串行时钟路由管线的第一组时钟输入的第一组时钟输出的第一组时钟发生器；以及包括耦合到串行时钟路由管线的时钟输出的第一时钟输入和用于提供与第一组时钟发生器中的一个或多个时钟发生器有关的信息的第一状态输出的第一时钟监测单元。
[0007]本公开的另一方面涉及一种装置。该装置包括：被配置为分别生成一组时钟的一组时钟发生器；被配置为分别处理该组时钟的时钟监测单元；以及包括分别耦合到该组时钟发生器的一组级联时钟路由级的串行时钟路由管线，其中串行时钟路由管线被配置为通过该组级联时钟路由级中的一个或多个时钟路由级将该组时钟中的所选择的时钟路由到时钟监测单元。
[0008]本公开的另一方面涉及一种方法。该方法包括生成一组时钟；经由串行时钟路由管线的一个或多个时钟路由级来路由该组时钟中的所选择的时钟以用于频率测量目的；以及在所选择的时钟已经被路由通过串行时钟路由管线之后，确定所选择的时钟的频率。
[0009]本公开的另一方面涉及一种车辆系统。该车辆系统包括车辆控制子系统；耦合到
车辆控制子系统的一组一个或多个数字信号处理核心；包括一组时钟输入和时钟输出的串行时钟路由管线；包括分别耦合到串行时钟路由管线的第一组时钟输入的一组时钟输出的一组时钟发生器，其中该组时钟发生器耦合到该组一个或多个数字信号处理核心；以及包括耦合到串行时钟路由管线的时钟输出的第一时钟输入和用于提供与第一组时钟发生器中的一个或多个时钟发生器有关的信息的第一状态输出的时钟监测单元。
[0010]为了实现上述和相关目的，一个或多个实现方式包括以下权利要求中充分描述和特别指出的特征。以下描述和附图详细阐述了一个或多个实现方式的某些说明性方面。然而，这些方面仅指示可以采用各种实现方式的原理的各种方式中的一些方式，并且描述实现方式旨在包括所有这样的方面及其等价物。
附图说明
[0011]图1示出了根据本公开的一个方面的示例集成电路(IC)或片上系统(SOC)的框图。
[0012]图2示出了根据本公开的另一方面的图1的控制单元有限状态机(FSM)的示例操作的流程图/状态图。
[0013]图3示出了根据本公开的另一方面的另一示例时钟监测系统的框图。
[0014]图4示出了根据本公开的另一方面的示例频率测量单元(FMU)的框图。
[0015]图5示出了根据本公开的另一方面的测量所选择的时钟的频率的示例方法的流程图。
[0016]图6示出了根据本公开的另一方面的示例车辆系统的框图。
具体实施方式
[0017]下面结合附图提出的详细描述旨在描述各种配置，而不是旨在表示可以实践本文所述概念的唯一配置。详细描述包括用于提供对各种概念的透彻理解的具体细节。然而，对于本领域技术人员来说很清楚的是，这些概念可以在没有这些具体细节的情况下实践。在某些情况下，众所周知的结构和组件以框图的形式示出，以避免混淆这样的概念。
[0018]为车辆或汽车控制或其他安全相关应用而设计的电子电路通常有更严格的要求。这是因为，这些电路中的故障可能会导致人类的严重伤害和死亡。有些政府组织规定了汽车控制和其他安全相关应用的电子电路要求，诸如国际标准化组织(ISO)和国际电工委员会(IEC)。
[0019]例如，ISO规定了题为“Road vehicles
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Functional safety(道路车辆
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功能安全)”的国际标准ISO 26262，该标准提供了批量生产道路车辆中电气和/或电子系统的功能安全要求。IEC规定了题为“Functional Safety of Electrical/Electronic/Programmable Electronic Safety
‑
related Systems(电气/电子/可编程电子安全相关系统的功能安全)”的国际标准IEC 61508，该标准概述了如何应用、设计、部署和维护被称为安全相关系统的自动保护系统的方法。在ISO 26262和IEC 61508两者中，其规范要求在运行时间期间对某些安全相关系统进行持续监测，以确保安全相关项目的正确操作。
[0020]连续监测要求还包括连续监测时钟，这些时钟驱动在汽车控制或其他安全相关系统中使用的集成电路(IC)或片上系统(SOC)的数据处理核心。如本文中使用的，“时钟”(通常也称为“时钟信号”)是驱动IC或SoC中的各种操作的定时信号，诸如数据处理、数据传输
等。IC或SoC可以采用时钟监测单元(CMU)来测量时钟的频率和其他相关参数，并且向IC或SOC中的错误管理模块(EMM)或指定的安全处理器提供中断。然后，这些设备将响应于时钟故障中断，并且采取措施以确保汽车控制或安全相关系统在考虑到中断的性质和特征的情况下安全操作。这样的时钟故障可以包括由于锁相环(PLL)抖动导致的时钟频率漂移、时钟瞬间停止、以及PLL失去其锁定。
[0021]图1示出了根据本公开的一个方面的示例集成电路(IC)或片上系统(SOC)100的框图。IC或SOC 100可以用于汽车控制系统或其他类型的安全相关系统。IC 100可以包括用于根据IC的设计规范来执行各种操作的一组子系统110
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1至110
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L。
[0022]例如，在汽车控制的情况下，该组子系统110
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1至110
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L中的一个或多个子系统可以本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种装置，包括：串行时钟路由管线，包括第一组时钟输入和时钟输出；第一组时钟发生器，包括分别耦合到所述串行时钟路由管线的所述第一组时钟输入的第一组时钟输出；以及第一时钟监测单元，包括耦合到所述串行时钟路由管线的所述时钟输出的第一时钟输入以及用于提供与所述第一组时钟发生器中的一个或多个时钟发生器有关的信息的第一状态输出。2.根据权利要求1所述的装置，其中所述串行时钟路由管线包括一组级联时钟路由级，所述一组级联时钟路由级分别包括一组多路复用器，其中所述一组多路复用器：分别包括所述串行时钟路由管线的所述第一组时钟输入；包括一组多路复用器选择输入，所述一组多路复用器选择输入分别耦合到所述第一时钟监测单元的一组时钟选择输出；以及包括一组时钟输出，所述一组时钟输出分别耦合到所述一组多路复用器中的下一多路复用器的至少一个其他时钟输入和所述第一时钟监测单元的所述第一时钟输入。3.根据权利要求2所述的装置，还包括第二组时钟发生器，所述第二组时钟发生器包括分别耦合到所述一组多路复用器的第二组时钟输入的第二组时钟输出。4.根据权利要求1所述的装置，其中所述串行时钟路由管线包括一组级联时钟路由级，所述一组级联时钟路由级分别包括一组时钟分频器，其中所述一组时钟分频器包括：第二组时钟输入，分别耦合到所述第一组时钟输入；一组时钟分频器值输入，分别耦合到所述第一时钟监测单元的一组时钟分频器值输出；以及一组时钟输出，分别耦合到所述一组时钟分频器中的下一时钟分频器的至少一个其他时钟输入和所述第一时钟监测单元的所述第一时钟输入。5.根据权利要求1所述的装置，其中所述串行时钟路由管线包括一组级联时钟路由级，所述一组级联时钟路由级分别包括一组时钟门控电路，其中所述一组时钟门控电路包括：第二组时钟输入，分别耦合到所述第一组时钟输入；一组时钟门控使能输入，分别耦合到所述第一时钟监测单元的一组时钟门控使能输出；以及一组时钟输出，分别耦合到所述一组时钟分频器中的下一时钟分频器的至少一个其他时钟输入和所述第一时钟监测单元的所述第一时钟输入。6.根据权利要求1所述的装置，还包括一组锁相环(PLL)，所述一组PLL包括分别耦合到所述一组时钟发生器的第二组时钟输入的第二组时钟输出。7.根据权利要求6所述的装置，其中所述一组PLL包括分别耦合到所述第一时钟监测单元的一组PLL锁定检测信号输入的一组PLL锁定检测信号输出。8.根据权利要求7所述的装置，其中所述一组PLL包括分别耦合到所述第一时钟监测单元的一组PLL状态信号输入的一组PLL状态信号输出。9.根据权利要求8所述的装置，还包括PLL故障检测器，所述PLL故障检测器耦合到所述一组PLL锁定检测输入和所述一组PLL状态信号输入，并且耦合到所述第一状态输出以提供与所述一组PLL中的一个或多个PLL未锁定有关的信息。
10.根据权利要求9所述的装置，其中所述PLL故障检测器包括用于接收PLL屏蔽信号的PLL屏蔽输入，所述PLL屏蔽信号指示要忽略所述一组锁定检测信号中的哪一个或多个锁定检测信号。11.根据权利要求1所述的装置，还包括分别耦合到所述一组时钟发生器的所述第一组时钟输出的一组数据处理核心。12.根据权利要求1所述的装置，其中所述第一时钟监测单元包括频率测量单元，所述频率测量单元包括所述第一时钟监测单元的所述第一时钟输入和频率测量输出，所述频率测量输出用于生成与由所述一组时钟发生器中的所选择的时钟发生器生成的时钟的频率有关的信息。13.根据权利要求12所述的装置，其中所述频率测量单元包括：第一计数器，包括：所述第一时钟监测单元的所述第一时钟输入；复位输入；第一启动输入；停止输入；以及所述频率测量输出；以及第二计数器，包括：第二时钟输入，用于接收参考时钟；第二启动输入；计数限制输入；以及停止输出，耦合到所述第一计数器的所述停止输入。14.根据权利要求13所述的装置，其中所述第一时钟监测单元还包括控制单元，所述控制单元包括耦合到所述复位输入、所述第一启动输入、所述第二启动输入和所述计数限制输入的控制输出。15.根据权利要求14所述的装置，其中所述控制单元包括有限状态机(FSM)。16.根据权利要求1所述的装置，其中所述第一时钟监测单元的所述第一状态输出包括时钟故障中断输出，所述时钟故障中断输出用于提供与由所述第一组时钟发生器中的所述一个或多个时钟发生器生成的一个或多个时钟的一个或多个频率分别超出规范有关的信息。17.根据权利要求1所述的装置，其中所述第一时钟监测单元还包括定时器，所述定时器包括用于接收测量时间限制信号的测量时间限制输入，所述测量时间限制信号指示完成分别由所述一组时钟发生器中的所...

【专利技术属性】
技术研发人员：F，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：