一种晶圆测试信号输出不同步实现多颗并测电路及方法技术

本发明专利技术涉及芯片测试技术领域，且公开了一种晶圆测试信号输出不同步实现多颗并测电路及方法，电路包括有两个芯片连接排针，以及与芯片连接排针连接的八个数据抓取通道G6K

【技术实现步骤摘要】
一种晶圆测试信号输出不同步实现多颗并测电路及方法


[0001]本专利技术涉及芯片测试
，更具体地涉及一种晶圆测试信号输出不同步实现多颗并测电路及方法。

技术介绍

[0002]在数字芯片测试中，数字芯片测试是指对数字芯片进行各种测试,包括功能测试、性能测试、安全测试等,以确保数字芯片能够满足预期的功能和性能要求,并保证其安全性。
[0003]数字芯片测试通常由专业的测试设备来完成,这些设备能够对数字芯片进行各种测试,并生成测试报告,以证明数字芯片的性能和安全性，在进行数字芯片测试时,需要遵循相关的测试规范和标准,以确保测试结果的准确性和可靠性，同时,需要对测试过程进行记录和跟踪,以确保测试结果的可靠性。通常涉及芯片之间的数据传输交互检测，其中测试系统对待测芯片通信进行控制，对于数字信号测试传输来讲，待测芯片往往需要先准备好，不然测试系统发起信号请求时，待测芯片响应的时序有差异，那么在多颗同时测试时，测试系统在抓取数据时响应最快和最慢的待测芯片就会出现时间差，
[0004]目前现有的测试系统技术限制，无法同时对多个待测芯片是否合格进行判断。目前对于多颗同时测试，一般会采用串行逐个测试，这样测试效率较低，大大的增加了测试成本。因此就需要一种芯片同步测试电路及方法来实现多颗并测，提高测试效率。

技术实现思路

[0005]为了克服现有技术的上述缺陷，本专利技术提供了一种晶圆测试信号输出不同步实现多颗并测电路及方法，以解决上述
技术介绍
中存在的问题。
[0006]本专利技术提供如下技术方案：一种晶圆测试信号输出不同步实现多颗并测电路及方法，包括以下内容：
[0007]电路包括有两个芯片连接排针，以及与芯片连接排针连接的八个数据抓取通道G6K
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2F
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，进行对应的连接G6K
‑
2F
‑
，而G6K
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2F
‑
则与
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EPF10K50EQC240
‑
1进行连接，同时通过0.1uf在EPF10K50EQC240的VCC上，稳定电源，在EPF10K50EQC240
‑
1连接后与2个LT1528芯片分别连接，通过自带电源输入排针的5V电源，使用2个LT1528芯片分别降压到4.2V及3.3V的两个电源，给电路供电，同时搭配33uf来给LT1528芯片降压后的电压进行稳压，通过在同时配备确定待测芯片输出信号端口的个数，再确定同测数量可以得到总的需要抓取信号的通道个数，然后将每个待测芯片的输出信号分配到并测电路的通道上，并做好标记信号，针对每个测试输出端口，将待测芯片内部的信号时钟按照预设采样频率对测试输出端口输出的信号和对应的标记进行采样，将得到的结果一一的存储到存储区，待测芯片都收到应答信号完毕后，再将每个待测芯片所存储的数据进行读取处理，通过数据抓取通道的多个G6K
‑
2F
‑
Y将所有的待测芯片抓取的数据按照对应的标记通道，同时序发送给测试系统处理；
[0008]信号处理通过
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EPF10K50EQC240
‑
1集成电路和EPC2LC20芯片来实现信号的抓取，
集成电路有多个通道供选择使用，在多颗同时测试时，先要考虑需要抓取输出信号的总个数，在将其分配到信号处理电路的通道上，在测试时，待测芯片的信号传输到处理电路，内部抓取到数据并存储，抓取完毕后再反馈给测试系统；
[0009]电路图中，设计的是8DUT同时测试，每个DUT在正常工作时，对应的信号指示灯会亮，表示对应的DUT连接正常，如连接异常时，对应站的DUT指示灯不会亮，表示连接异常；
[0010]在此电路中，需要抓取DIN和CLK两个输出脚的信号，将待测芯片的CLK及DIN脚通过继电器，分别引到集成电路的IO通道：DUT1(28
‑
29脚)、DUT2(30
‑
31脚)、DUT3(33
‑
34脚)、DUT4(35
‑
36脚)、DUT5(38
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39脚)、DUT6(40
‑
41脚)、DUT7(43
‑
44脚)、DUT8(45
‑
46脚)；在需要抓取数字信号时，通过继电器切到集成电路开始对待测芯片信号进行抓取，不需要抓取功能时，只需要断开对应继电器，不影响芯片其他项目的测试
[0011]集成电路在收到最后一个待测芯片的应答信号后，经过内部数据处理，集成电路再通过61脚到108脚上的通道按照多颗DUT测试的对应关系，同步将信号发送给测试系统进行判断结果。
[0012]一种晶圆测试信号输出不同步实现多颗并测电路的检测方法，
[0013]抓取及分析输出信号的个数及处理过程，在实际应用过程中，可以通过EPC2LC20写入对应的程序来实现不同数量的DUT及不同数量的管脚来实现并行测试，此电路及测试思路，就是将输出信号不同步的待测芯片，通过此电路连接以及分析，把待测芯片的数据按照预设采样频率存储在集成电路，待数据全部抓取完后，再通过其他通道将每个待测芯片的数据同步的发送出来，反馈给测试系统，从而达到多颗DUT同测的目前，减少测试时间，提供了测试效率；
[0014]判断芯片是否为良品的数字信号码为：“80805AA52E”；那么被测芯片在准备开始发送数据信号时，电路按照固定速率进行抓取，并将抓取到的数据存储到“EPF10K50EQC240
‑
1”芯片存储区，等待8个待测的芯片数据都已发送完成时，将“EPF10K50EQC240
‑
1”芯片存储区存储的信号进行分析，按照每个DUT对应的存储区可得到相应的数字信号码；如8个DUT对应的信号为：DUT1
‑
80805AA52E；DUT2
‑
80803EC22E；DUT3
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80805AA52E；DUT4
‑
80805AA52E；DUT5
‑
80805AA52E；DUT6
‑
80805AA52E；DUT7
‑
80805AA52E；DUT8
‑
80805AA52E；此时测试系统会发送一个请求指令给“EPF10K50EQC240
‑
1”芯片，表示可以将数据传回给测试系统了，收到指令后，“EPF10K50EQC240
‑
1”芯片将抓取到的数据信号按照对应DUT通道同时序地发送给测试系统；
[0015]测试系统接受到数字信号后，再分别对每个DUT的信号与良品芯片的数据信号进行比对，接受信号为“80805AA52E”的DUT则判断为良品(PASS)，其他不是“80805AA52E”信号的都判定为不良品(FAIL)。如上举例，DUT2为不良品，其他DUT比对结果一致，都是良品。测试系统就会将DUT2这个芯片剔除本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种晶圆测试信号输出不同步实现多颗并测电路，其特征在于，包括以下内容：电路包括有两个芯片连接排针，以及与芯片连接排针连接的八个数据抓取通道G6K
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2F
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，进行对应的连接G6K
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2F
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，而G6K
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2F
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则与
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EPF10K50EQC240
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1进行连接，同时通过0.1uf在EPF10K50EQC240的VCC上，稳定电源，在EPF10K50EQC240
‑
1连接后与2个LT1528芯片分别连接，通过自带电源输入排针的5V电源，使用2个LT1528芯片分别降压到4.2V及3.3V的两个电源，给电路供电，同时搭配33uf来给LT1528芯片降压后的电压进行稳压，通过在同时配备确定待测芯片输出信号端口的个数，再确定同测数量可以得到总的需要抓取信号的通道个数，然后将每个待测芯片的输出信号分配到并测电路的通道上，并做好标记信号，针对每个测试输出端口，将待测芯片内部的信号时钟按照预设采样频率对测试输出端口输出的信号和对应的标记进行采样，将得到的结果一一的存储到存储区，待测芯片都收到应答信号完毕后，再将每个待测芯片所存储的数据进行读取处理，通过数据抓取通道的多个G6K
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2F
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Y将所有的待测芯片抓取的数据按照对应的标记通道，同时序发送给测试系统处理；信号处理通过
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EPF10K50EQC240
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1集成电路和EPC2LC20芯片来实现信号的抓取，集成电路有多个通道供选择使用，在多颗同时测试时，先要考虑需要抓取输出信号的总个数，在将其分配到信号处理电路的通道上，在测试时，待测芯片的信号传输到处理电路，内部抓取到数据并存储，抓取完毕后再反馈给测试系统；通过8DUT设计同时测试，每个DUT在正常工作时，对应的信号指示灯会亮，表示对应的DUT连接正常，如连接异常时，对应站的DUT指示灯不会亮，表示连接异常；在此电路中，需要抓取DIN和CLK两个输出脚的信号，将待测芯片的CLK及DIN脚通过继电器，分别引到集成电路的IO通道：DUT1(28
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29脚)、DUT2(30
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31脚)、DUT3(33
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34脚)、DUT4(35
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36脚)、DUT5(38
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39脚)、DUT6(40
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41脚)、DUT7(43
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44脚)、DUT8(45
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46脚)；在需要抓取数字信号时，通过继电器切到集成电路开...

【专利技术属性】
技术研发人员：徐凯，刘华忠，
申请(专利权)人：东莞市立芯泰半导体有限公司，
类型：发明
国别省市：