一种存内计算电路及控制方法技术

本申请公开一种存内计算电路及控制方法，涉及存内计算技术领域，其中，存内计算电路包括：存储阵列，所述存储阵列包括多个存储单元；传输门阵列，所述传输门阵列包括多个传输门单元，所述传输门单元与所述存储单元一对一电连接；多个乘法器，每个所述乘法器与一行所述传输门单元电连接，或，每个所述乘法器与一列所述传输门单元电连接；所述传输门单元用于基于筛选信号控制所述存储单元向所述乘法器输出存储数据。可以解决现有数字域存算电路中运算器件数量多，占用电路面积大的问题。占用电路面积大的问题。占用电路面积大的问题。

【技术实现步骤摘要】
一种存内计算电路及控制方法


[0001]本申请属于存内计算
，尤其涉及一种存内计算电路及控制方法。

技术介绍

[0002]现有的存内计算单元中，存储器需要参与计算操作，因此，存储阵列基于不同运算形式进行相应改动，基于不同的计算方式可分为模拟域计算和数字域计算，模拟域计算利用电流、电荷累计等进行计算，在低精度计算应用场景得到广泛应用，而数字域计算相比于模拟域计算具备高精度和强鲁棒性。然而，现有的数字域计算中，运算器件的数量较多，占用电路面积较大，则容易造成存内计算电路的面积较大，且功耗较高。

技术实现思路

[0003]本申请实施例提供一种存内计算电路及控制方法，可以解决现有数字域存算电路中运算器件数量多，占用电路面积大以及功耗高的问题。
[0004]本申请实施例的第一方面，提供一种存内计算电路，该电路包括：
[0005]存储阵列，所述存储阵列包括多个存储单元；
[0006]传输门阵列，所述传输门阵列包括多个传输门单元，所述传输门单元与所述存储单元一对一电连接；
[0007]多个乘法器，每个所述乘法器与一行所述传输门单元电连接，或，每个所述乘法器与一列所述传输门单元电连接；
[0008]所述传输门单元用于基于筛选信号控制所述存储单元向所述乘法器输出存储数据。
[0009]在一些实施方式中，所述存内计算电路还包括：
[0010]加法器阵列，所述加法器阵列电连接于多个所述乘法器。
[0011]在一些实施方式中，所述存内计算电路还包括：/>[0012]筛选控制模块，所述筛选控制模块用于生成所述筛选信号；
[0013]在所述乘法器与一行所述传输门单元电连接的情况下，所述筛选信号包括列筛选信号，所述列筛选信号用于控制对应的同一列所述传输门单元的导通或断开；
[0014]在所述乘法器与一列所述传输门单元电连接的情况下，所述筛选信号包括行筛选信号，所述行筛选信号用于控制对应的同一行所述传输门单元的导通或断开。
[0015]在一些实施方式中，
[0016]所述传输门单元包括晶体管，所述晶体管的栅极用于接收所述筛选信号。
[0017]在一些实施方式中，
[0018]所述晶体管包括至少两个并联的所述晶体管；
[0019]所述筛选信号用于控制所述晶体管的开关状态一致。
[0020]在一些实施方式中，
[0021]所述筛选控制模块包括反相器，所述筛选信号包括第一筛选信号和第二筛选信
号，所述第二筛选信号是基于所述第一筛选信号通过所述反相器得到的；
[0022]所述晶体管包括N型晶体管和P型晶体管，所述第一筛选信号与所述第二筛选信号分别用于控制不同类型的所述晶体管。
[0023]在一些实施方式中，
[0024]所述筛选控制模块包括多个输出端口，所述输出端口用于输出所述筛选信号；
[0025]每个所述输出端口电连接于同一行或同一列所述传输门单元。
[0026]在一些实施方式中，
[0027]所述存储单元包括SRAM存储单元；
[0028]所述SRAM存储单元包括：
[0029]第一反相器，
[0030]第二反相器，所述第二反相器的输出端电连接于所述第一反相器的输入端以形成第一存储节点，所述第二反相器的输入端连接于所述第一反相器的输出端以形成第二存储节点；
[0031]所述传输门单元电连接于所述第一存储节点或所述第二存储节点中的一者。
[0032]在一些实施方式中，
[0033]所述乘法器包括同或门，所述同或门的第一输入端用于接收所述存储数据，所述同或门的第二输入端用于接收激励信号。
[0034]本申请实施例的第二方面，提供一种存内计算电路的控制方法，该方法包括：
[0035]根据计算指令，生成筛选信号；
[0036]基于所述筛选信号，控制传输门单元的导通状态；
[0037]基于导通的所述传输门单元，控制对应存储单元传输存储数据至对应连接的乘法器；
[0038]利用所述乘法器，对接收到的所述存储数据进行乘法运算。
[0039]综上，本申请实施例提供的一种存内计算电路，该电路包括：存储阵列，所述存储阵列包括多个存储单元；传输门阵列，所述传输门阵列包括多个传输门单元，所述传输门单元与所述存储单元一对一电连接；多个乘法器，每个所述乘法器与一行所述传输门单元电连接，或，每个所述乘法器与一列所述传输门单元电连接；所述传输门单元用于基于筛选信号控制所述存储单元向所述乘法器输出存储数据。通过对每个存储单元电连接一个传输门单元，传输门单元可以基于筛选信号控制与传输门单元电连接的存储单元中的存储数据输出至每一行或每一列的乘法器，从而每一行或每一列只需配置一个乘法器即可选取所需要的存储单元中的存储数据以完成二进制乘法计算，减少了乘法器数量，从而减少了存内计算电路的电子元器件，运行元器件的数量减少，从而减少了存内计算电路的面积，以及可以起到降低电路运行功耗的效果。
[0040]相应的，本申请实施例提供的存内计算电路的控制方法，也同样具有上述技术效果。
附图说明
[0041]通过阅读下文优选实施例的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施例的目的，而并不认为是对本申请的限
制。而且在整个附图中，用相同的参考符号表示相同的部件。
[0042]在附图中：
[0043]图1为本申请实施例提供的一种存内计算电路的示意性结构框图；
[0044]图2为本申请实施例提供的另一种存内计算电路的示意性结构框图；
[0045]图3为本申请实施例提供的又一种存内计算电路的示意性结构图；
[0046]图4为本申请实施例提供的一种筛选控制模块的示意性结构图；
[0047]图5为本申请实施例提供的一种存内计算电路的控制方法的示意性流程图。
具体实施方式
[0048]本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的实施例能够以除了在这里图示或描述的内容以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。
[0049]在现有进行乘累加运算的数字存内计算单元中，每个存储单元都需要配置一个乘法器，相对应的加法器阵列需要配置更多的输入接口，从而加法器阵列需要布置更多的数本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存内计算电路，其特征在于，包括：存储阵列，所述存储阵列包括多个存储单元；传输门阵列，所述传输门阵列包括多个传输门单元，所述传输门单元与所述存储单元一对一电连接；多个乘法器，每个所述乘法器与一行所述传输门单元电连接，或，每个所述乘法器与一列所述传输门单元电连接；所述传输门单元用于基于筛选信号控制所述存储单元向所述乘法器输出存储数据。2.根据权利要求1所述的存内计算电路，其特征在于，还包括：加法器阵列，所述加法器阵列电连接于多个所述乘法器。3.根据权利要求1所述的存内计算电路，其特征在于，还包括：筛选控制模块，所述筛选控制模块用于生成所述筛选信号；在所述乘法器与一行所述传输门单元电连接的情况下，所述筛选信号包括列筛选信号，所述列筛选信号用于控制对应的同一列所述传输门单元的导通或断开；在所述乘法器与一列所述传输门单元电连接的情况下，所述筛选信号包括行筛选信号，所述行筛选信号用于控制对应的同一行所述传输门单元的导通或断开。4.根据权利要求3所述的存内计算电路，其特征在于，所述传输门单元包括晶体管，所述晶体管的栅极用于接收所述筛选信号。5.根据权利要求4所述的存内计算电路，其特征在于，所述晶体管包括至少两个并联的所述晶体管；所述筛选信号用于控制所述晶体管的开关状态一致。6.根据权利要求5所述的存内计算电路，其特征在于，所述筛选控制模块包括反相器，所述筛选信号包括第一筛选信号和第二筛选信号，所述第二筛选信号是基于所述第一筛选信号通...

【专利技术属性】
技术研发人员：乔树山，曹景楠，游恒，尚德龙，周玉梅，
申请(专利权)人：中科南京智能技术研究院，
类型：发明
国别省市：