异步桥电路、总线装置和片上系统制造方法及图纸

本公开涉及一种异步桥电路、总线装置和片上系统。该异步桥电路包括：第一异步子模块，所述第一异步子模块用于设置在第一固化域中，且所述第一异步子模块被配置为基于所述第一固化域中的第一时钟频率运行；以及第二异步子模块，所述第二异步子模块与所述第一异步子模块以异步通信的方式相连接，所述第二异步子模块用于设置在第二固化域中，且所述第二异步子模块被配置为基于所述第二固化域中的不同于第一时钟频率的第二时钟频率运行。一时钟频率的第二时钟频率运行。一时钟频率的第二时钟频率运行。

【技术实现步骤摘要】
异步桥电路、总线装置和片上系统


[0001]本公开涉及电子电路
，具体而言，涉及一种异步桥电路、总线装置和片上系统。

技术介绍

[0002]出于简化芯片设计、降低运行功耗等方面的考虑，片上系统（System On Chip，SOC）可以被划分成多个固化域（hardening block），不同的固化域可以被单独设计，且可以分别属于不同的电源域或时钟域，以实现固化域中独立的上下电控制或时钟控制。然而，在不同的固化域之间进行数据通信时，固化域中不同的时钟频率将带来时序方面的问题。

技术实现思路

[0003]本公开的目的之一在于提出一种异步桥电路、总线装置和片上系统，以解决具有不同的时钟频率的固化域之间的数据通信问题。
[0004]根据本公开的第一方面，提供了一种异步桥电路，包括：第一异步子模块，所述第一异步子模块用于设置在第一固化域中，且所述第一异步子模块被配置为基于所述第一固化域中的第一时钟频率运行；以及，第二异步子模块，所述第二异步子模块与所述第一异步子模块以异步通信的方式相连接，所述第二异步子模块用于设置在第二固化域中，且所述第二异步子模块被配置为基于所述第二固化域中的不同于第一时钟频率的第二时钟频率运行。
[0005]在一些实施例中，所述第一异步子模块和所述第二异步子模块中的一者包括缓存组件，所述缓存组件被配置为基于所述缓存组件所在的固化域中的时钟频率缓存待传数据；以及，所述第一异步子模块和所述第二异步子模块中的另一者包括读取组件，所述读取组件被配置为基于所述读取组件所在的固化域中的时钟频率读取待传数据；其中，所述缓存组件的缓存空间的大小大于每次读取的数据所占的空间的大小。
[0006]在一些实施例中，所述异步桥电路包括先进先出FIFO异步桥，其中，所述FIFO异步桥包括写入子模块和读取子模块，所述写入子模块和所述读取子模块中的一者作为所述第一异步子模块,且所述写入子模块和所述读取子模块中的另一者作为所述第二异步子模块。
[0007]在一些实施例中，所述写入子模块包括写入同步器、写入控制器和FIFO存储器，其中：所述写入同步器与所述读取子模块通信地连接，且所述写入同步器被配置为接收来自所述读取子模块的读取指针，并将读取指针与所述写入子模块所在的固化域中的时钟频率同步；所述写入控制器与所述写入同步器通信地连接，且所述写入控制器被配置为根据所同步的读取指针、写入指针和写入请求信号，产生相应的写入控制信号；和，
所述FIFO存储器与所述写入控制器通信地连接，且所述FIFO存储器被配置为响应于所述写入控制信号指示写入数据，接收并存储待传数据。
[0008]在一些实施例中，所述写入控制器还被配置为将二进制码形式的写入指针转换为格雷码形式的写入指针。
[0009]在一些实施例中，所述写入控制器被配置为根据所同步的读取指针、写入指针和写入请求信号，产生相应的写入控制信号包括：所述写入控制器被配置为根据所同步的读取指针和写入指针，产生第一存储状态指示信号；和，所述写入控制器被配置为根据所述第一存储状态指示信号和所述写入请求信号，产生所述写入控制信号；其中，在所述第一存储状态指示信号指示所述FIFO存储器处于非满状态且所述写入请求信号指示存在写入请求的情况下，所述写入控制信号指示写入数据，否则，所述写入控制信号指示不写入数据。
[0010]在一些实施例中，所述读取子模块包括读取同步器、读取控制器和选择器，其中：所述读取同步器与所述写入子模块通信地连接，且所述读取同步器被配置为接收来自所述写入子模块的写入指针，并将写入指针与所述读取子模块所在的固化域中的时钟频率同步；所述读取控制器与所述读取同步器通信地连接，且所述读取控制器被配置为根据所同步的写入指针、读取指针和读取请求信号，产生相应的读取控制信号；和，所述选择器与所述读取控制器和所述写入子模块中的FIFO存储器通信地连接，且所述选择器被配置为响应于所述读取控制信号指示读取数据，选择并接收所述FIFO存储器中的待传数据。
[0011]在一些实施例中，所述读取控制器还被配置为将二进制码形式的读取指针转换为格雷码形式的读取指针。
[0012]在一些实施例中，所述读取控制器被配置为根据所同步的写入指针、读取指针和读取请求信号，产生相应的读取控制信号包括：所述读取控制器被配置为根据所同步的写入指针和读取指针，产生第二存储状态指示信号；和，所述读取控制器被配置为根据所述第二存储状态指示信号和所述读取请求信号，产生所述读取控制信号；其中，在所述第二存储状态指示信号指示所述FIFO存储器处于非空状态且所述读取请求信号指示存在读取请求的情况下，所述读取控制信号指示读取数据，否则，所述读取控制信号指示不读取数据。
[0013]在一些实施例中，所述读取同步器与所述写入子模块中的写入控制器通信地连接，且所述读取同步器被配置为从所述写入控制器接收写入指针；和，所述读取控制器与所述写入子模块中的写入同步器通信地连接，且所述读取控制器被配置为将读取指针传输给所述写入同步器。
[0014]在一些实施例中，所述写入同步器和所述读取同步器中的每一者包括彼此串联连接的两个或更多个同步寄存器。
[0015]在一些实施例中，从所述写入子模块向所述读取子模块传输待传数据的传输时间小于或等于所述写入同步器和所述读取同步器中的任一者的同步时间。
[0016]根据本公开的第二方面，提供了一种总线装置，包括：一个或多个桥接通道，其中，所述一个或多个桥接通道中的至少一个桥接通道包括如上所述的异步桥电路。
[0017]在一些实施例中，所述总线装置还包括：第一总线，所述第一总线连接在所述一个或多个桥接通道的第一端处,且所述第一总线用于设置在所述第一固化域中；以及，第二总线，所述第二总线连接在所述一个或多个桥接通道的不同于第一端的第二端处，且所述第二总线用于设置在所述第二固化域中；其中，所述第一总线和所述第二总线为相同类型的总线或不同类型的总线。
[0018]在一些实施例中，所述第一总线和所述第二总线中的任一者包括AXI总线或AHB总线。
[0019]根据本公开的第三方面，提供了一种片上系统，包括：多个固化域，其中，所述多个固化域中的至少两个固化域分别被配置为基于不同的时钟频率运行；以及，如上所述的异步桥电路或总线装置。
[0020]通过以下参照附图对本公开的示例性实施例的详细描述，本公开的其它特征及其优点将会变得清楚。
附图说明
[0021]构成说明书的一部分的附图描述了本公开的实施例，并且连同说明书一起用于解释本公开的原理。
[0022]参照附图，根据下面的详细描述，可以更加清楚地理解本公开，其中：图1示出了一种片上系统中异步桥电路的结构示意图；图2示出了图1的片上系统中的时钟路径示意图；图3示出了根据本公开的一示例性实施例的片上系统中跨固化域的异步桥电路的结构示意图；图4示出了根据本公开的一具体实施例中的异步桥电路的结构示意图；图5示出了根据本公开的一示例性实施例的总线装置的结本文档来自技高网...

【技术保护点】

【技术特征摘要】
1. 一种异步桥电路，其特征在于，所述异步桥电路包括：第一异步子模块，所述第一异步子模块用于设置在第一固化域中，且所述第一异步子模块被配置为基于所述第一固化域中的第一时钟频率运行；以及第二异步子模块，所述第二异步子模块与所述第一异步子模块以异步通信的方式相连接，所述第二异步子模块用于设置在第二固化域中，且所述第二异步子模块被配置为基于所述第二固化域中的不同于第一时钟频率的第二时钟频率运行。2.根据权利要求1所述的异步桥电路，其特征在于，所述第一异步子模块和所述第二异步子模块中的一者包括缓存组件，所述缓存组件被配置为基于所述缓存组件所在的固化域中的时钟频率缓存待传数据；以及所述第一异步子模块和所述第二异步子模块中的另一者包括读取组件，所述读取组件被配置为基于所述读取组件所在的固化域中的时钟频率读取待传数据；其中，所述缓存组件的缓存空间的大小大于每次读取的数据所占的空间的大小。3.根据权利要求1所述的异步桥电路，其特征在于，所述异步桥电路包括先进先出FIFO异步桥，其中，所述FIFO异步桥包括写入子模块和读取子模块，所述写入子模块和所述读取子模块中的一者作为所述第一异步子模块,且所述写入子模块和所述读取子模块中的另一者作为所述第二异步子模块。4.根据权利要求3所述的异步桥电路，其特征在于，所述写入子模块包括写入同步器、写入控制器和FIFO存储器，其中：所述写入同步器与所述读取子模块通信地连接，且所述写入同步器被配置为接收来自所述读取子模块的读取指针，并将读取指针与所述写入子模块所在的固化域中的时钟频率同步；所述写入控制器与所述写入同步器通信地连接，且所述写入控制器被配置为根据所同步的读取指针、写入指针和写入请求信号，产生相应的写入控制信号；和所述FIFO存储器与所述写入控制器通信地连接，且所述FIFO存储器被配置为响应于所述写入控制信号指示写入数据，接收并存储待传数据。5.根据权利要求4所述的异步桥电路，其特征在于，所述写入控制器还被配置为将二进制码形式的写入指针转换为格雷码形式的写入指针。6. 根据权利要求4所述的异步桥电路，其特征在于，所述写入控制器被配置为根据所同步的读取指针、写入指针和写入请求信号，产生相应的写入控制信号包括：所述写入控制器被配置为根据所同步的读取指针和写入指针，产生第一存储状态指示信号；和所述写入控制器被配置为根据所述第一存储状态指示信号和所述写入请求信号，产生所述写入控制信号；其中，在所述第一存储状态指示信号指示所述FIFO存储器处于非满状态且所述写入请求信号指示存在写入请求的情况下，所述写入控制信号指示写入数据，否则，所述写入控制信号指示不写入数据。7.根据权利要求3所述的异步桥电路，其特征在于，所述读取子模块包括读取同步器、读取控制器和选择器，其中：所述读取同步器与所述写入子模块通信地连接，且所述读取同步器被配置为接收来自
所述写入子模块的写入指针，并将写入指针与所述读...

【专利技术属性】
技术研发人员：寿建能，万红星，杨作兴，
申请(专利权)人：深圳比特微电子科技有限公司，
类型：发明
国别省市：