SRAM阵列的数据选择装置、存储系统和系统级芯片制造方法及图纸

本发明专利技术实施方式提出SRAM阵列的数据选择装置、存储系统和系统级芯片。数据选择装置包括：多路复用器阵列，包含多个多路复用器；包含多个D触发器的D触发器阵列，布置在所述多路复用器阵列的内部；所述多路复用器阵列的输入端与SRAM阵列的输出端连接，所述多路复用器阵列的输出端与总线连接；所述多路复用器阵列，用于选择所述SRAM阵列中的存储数据的输出通路；布置在所述输出通路上的D触发器，用于截断所述输出通路的时序路径。节约了D触发器资源，还简化了硬件结构。简化了硬件结构。简化了硬件结构。

【技术实现步骤摘要】
SRAM阵列的数据选择装置、存储系统和系统级芯片


[0001]本专利技术属于数据存储领域，特别是静态随机存取存储器（Static Random
‑
Access Memory，SRAM）阵列的数据选择装置、存储系统和系统级芯片。

技术介绍

[0002]SRAM是芯片设计中常用的存储装置。受限于SRAM制造工艺，单块SRAM 容量通常有限。系统级芯片 (System on Chip，SOC）对SRAM 需求空间大，通常使用多组SRAM实现大空间存储。SRAM的输出数据距离控制逻辑较远，走线较长，导致输出数据出现时序延迟（timing delay），会给后端的时序收敛带来困难。举例：SRAM依据一定的时序输出数据（比如，在时钟信号的上升沿时输出），由于走线距离等原因导致输出数据出现时序延迟，从而接收端基于该时序不能正常接收数据。
[0003]目前，在前端设计时，通常在每个SRAM数据输出端口上直接连接D触发器，在D触发器处清除输出数据的时序延迟，以切断时序路径，便于时序收敛。然而，这种处理方式需要布置大量的D触发器，具有资源成本问题，而且不利于精简硬件结构。

技术实现思路

[0004]本专利技术实施方式提出SRAM阵列的数据选择装置、存储系统和系统级芯片。
[0005]本专利技术实施方式的技术方案如下：一种SRAM阵列的数据选择装置，包括：多路复用器（MUX）阵列，包含多个MUX；包含多个D触发器的D触发器阵列，布置在所述MUX阵列的内部；所述MUX阵列的输入端与SRAM阵列的输出端连接，所述MUX阵列的输出端与总线连接；所述MUX阵列，用于选择所述SRAM阵列中的存储数据的输出通路；布置在所述输出通路上的D触发器，用于截断所述输出通路的时序路径。
[0006]在一个实施方式中，所述MUX阵列包括多级的MUX；所述多个D触发器，并行布置在所述MUX阵列中的相邻级之间的相同位置，或并行布置在所述MUX阵列中的不同位置。
[0007]在一个实施方式中，所述MUX阵列包括多级的MUX；所述D触发器阵列包括第一部分和第二部分；其中所述第一部分，并行布置在所述MUX阵列中的相邻级之间的相同位置；所述第二部分，并行布置在所述MUX阵列中的不同位置。
[0008]在一个实施方式中，在沿着从所述SRAM阵列的输出端到总线的每一个输出通路中，到达第一个D触发器的时序延迟小于预定的时序延迟门限值且与所述时序延迟门限值之间的差值小于预定的差值门限值。
[0009]在一个实施方式中，在沿着从SRAM阵列的输出端到总线的每一个输出通路中，任
意两个最接近的D触发器之间的时序延迟小于所述时序延迟门限值且与所述时序延迟门限值之间的差值小于预定的差值门限值。
[0010]一种存储系统，包括：SRAM阵列，所述SRAM阵列包含多个SRAM组，每个SRAM组包含多个SRAM；MUX阵列，包含多个MUX；包含多个D触发器的D触发器阵列，布置在所述MUX阵列的内部；其中每个MUX的输入端与对应的SRAM组的输出端连接，所述MUX阵列的输出端与总线连接；所述MUX阵列，用于选择所述SRAM阵列中的存储数据的输出通路；布置在所述输出通路上的D触发器，用于截断所述输出通路的时序路径。
[0011]在一个实施方式中，所述MUX阵列包括多级的MUX；所述多个D触发器，并行布置在所述MUX阵列中的相邻级之间的相同位置，或并行布置在所述MUX阵列中的不同位置。
[0012]在一个实施方式中，所述MUX阵列包括多级的MUX；所述D触发器阵列包括第一部分和第二部分；其中所述第一部分，并行布置在所述MUX阵列中的相邻级之间的相同位置；所述第二部分，并行布置在所述MUX阵列中的不同位置。
[0013]在一个实施方式中，在沿着从所述SRAM阵列的输出端到总线的每一个输出通路中，到达第一个D触发器的时序延迟小于预定的时序延迟门限值且与所述时序延迟门限值之间的差值小于预定的差值门限值。
[0014]在一个实施方式中，在沿着从SRAM阵列的输出端到总线的每一个输出通路中，任意两个最接近的D触发器之间的时序延迟小于所述时序延迟门限值且与所述时序延迟门限值之间的差值小于预定的差值门限值。
[0015]一种系统级芯片，包括如上任一项所述的存储系统或如上任一项所述的SRAM阵列的数据选择装置。
[0016]从上述技术方案可以看出，在本专利技术实施方式中，数据选择装置包括：MUX阵列，包含多个MUX；包含多个D触发器的D触发器阵列，布置在MUX阵列的内部；MUX阵列的输入端与SRAM阵列的输出端连接，MUX阵列的输出端与总线连接；MUX阵列，用于选择SRAM阵列中的存储数据的输出通路； 布置在输出通路上的D触发器，用于截断输出通路的时序路径。因此，基于MUX阵列与D触发器阵列的协同配合，可以改善时序延迟，还节约了D触发器资源，简化了硬件结构。
附图说明
[0017]图1是SRAM阵列的示范性结构图。
[0018]图2是本专利技术实施方式的SRAM阵列的数据选择装置的示范性结构图。
[0019]图3是本专利技术实施方式的SRAM阵列与MUX阵列的示范性结构图。
[0020]图4是本专利技术实施方式的在MUX阵列中布置D触发器阵列的示范性示意图。
实施方式
[0021]为使本专利技术的目的、技术方案和优点更加清楚，下面结合附图对本专利技术作进一步的详细描述。
[0022]为了描述上的简洁和直观，下文通过描述若干代表性的实施方式来对本专利技术的方案进行阐述。实施方式中大量的细节仅用于帮助理解本专利技术的方案。但是很明显，本专利技术的技术方案实现时可以不局限于这些细节。为了避免不必要地模糊了本专利技术的方案，一些实施方式没有进行细致地描述，而是仅给出了框架。下文中，“包括”是指“包括但不限于”，“根据
……”
是指“至少根据
……
，但不限于仅根据
……”
。由于汉语的语言习惯，下文中没有特别指出一个成分的数量时，意味着该成分可以是一个也可以是多个，或可理解为至少一个。
[0023]SRAM阵列通常包含多个SRAM组，每个SRAM组中包含多个SRAM。图1是SRAM阵列的示范性结构图。如图1所示的SRAM阵列包含N个SRAM组，分别为SRAM组0、SRAM组1、SRAM组2
……
SRAM组（N
‑
1）。每个SRAM组中分别包含n个SRAM。因此，SRAM阵列总共包含n*N个SRAM。
[0024]当总线对SRAM阵列进行读操作时，选择其中一个SRAM组的数据进行输出。在现有技术中，针对每个SRAM组，分别在该组的数据输出端口上直接连接D触发器，以切断该组数据传输的时序路径，从而便于时序收敛。因此，SRAM阵列总共需要连接至少N个D触发器。
[0025]本专利技术实施方式利用MUX能从多个输入数据中选择数据并将其转发的功能，将MUX与D触发器相互结合，实现能从多个模拟或数字输入信号中选本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种SRAM阵列的数据选择装置，其特征在于，包括：多路复用器阵列，包含多个多路复用器；包含多个D触发器的D触发器阵列，布置在所述多路复用器阵列的内部；所述多路复用器阵列的输入端与SRAM阵列的输出端连接，所述多路复用器阵列的输出端与总线连接；所述多路复用器阵列，用于选择所述SRAM阵列中的存储数据的输出通路；布置在所述输出通路上的D触发器，用于截断所述输出通路的时序路径。2.根据权利要求1所述的装置，其特征在于，所述多路复用器阵列包括多级的多路复用器；所述多个D触发器，并行布置在所述多路复用器阵列中的相邻级之间的相同位置，或并行布置在所述多路复用器阵列中的不同位置。3.根据权利要求1所述的装置，其特征在于，所述多路复用器阵列包括多级的多路复用器；所述D触发器阵列包括第一部分和第二部分；其中所述第一部分，并行布置在所述多路复用器阵列中的相邻级之间的相同位置；所述第二部分，并行布置在所述多路复用器阵列中的不同位置。4.根据权利要求1所述的装置，其特征在于，在沿着从所述SRAM阵列的输出端到总线的每一个输出通路中，到达第一个D触发器的时序延迟小于预定的时序延迟门限值且与所述时序延迟门限值之间的差值小于预定的差值门限值。5.根据权利要求1所述的装置，其特征在于，在沿着从SRAM阵列的输出端到总线的每一个输出通路中，任意两个最接近的D触发器之间的时序延迟小于所述时序延迟门限值且与所述时序延迟门限值之间的差值小于预定的差值门限值。6.一种存储系统，其特征在于，包括：SRAM阵列，所述SRAM阵列包含多个SRAM组，每个SRAM组包含多个SRAM；多路复用器阵列，包含多个多路复用器；...

【专利技术属性】
技术研发人员：吕永志，范志军，寿建能，杨作兴，
申请(专利权)人：深圳比特微电子科技有限公司，
类型：发明
国别省市：