除法器、处理器和计算装置制造方法及图纸

本公开涉及一种除法器、处理器和计算装置。除法器包括：第一级移位电路，被配置为将接收到的第一操作数向左移位以产生第二操作数；第一级选择电路，被配置为从预设倍数的第三操作数中选择出第一预设倍数的第三操作数作为第四操作数；以及第一级运算电路，被配置为计算第二操作数减去第四操作数的差和第一预设倍数的或运算结果作为第五操作数。倍数的或运算结果作为第五操作数。倍数的或运算结果作为第五操作数。

【技术实现步骤摘要】
除法器、处理器和计算装置


[0001]本公开涉及电子电路
，具体而言，涉及一种除法器、处理器和计算装置。

技术介绍

[0002]除法器是一种用于执行除法的装置，其可以根据被除数和除数得出商和余数，在各种运算处理中有着广泛的应用。然而，在目前的循环除法器中，随着被除数和除数的位数增多，需要增多除法器中相应部件的处理位数，且除法器中所需执行的循环运算的次数也在增大，导致装置复杂度和运算成本的上升。因此，存在对除法器进行改进的需要。

技术实现思路

[0003]本公开的目的之一在于提供一种除法器、处理器和计算装置。
[0004]根据本公开的第一方面，提供了一种除法器，所述除法器用于执行被除数和除数之间的除法运算，所述除法器包括：至少一个移位电路，所述至少一个移位电路包括第一级移位电路，所述第一级移位电路被配置为将接收到的第一操作数向左移位以产生第二操作数，其中，初始输入所述除法器的第一操作数是根据被除数产生的；至少一个选择电路，所述至少一个选择电路包括第一级选择电路，所述第一级选择电路被配置为从预设倍数的第三操作数中选择出第一预设倍数的第三操作数作为第四操作数，其中，第三操作数是根据除数产生的，第二操作数大于或等于第一预设倍数的第三操作数、且第二操作数小于第二预设倍数的第三操作数，第二预设倍数比第一预设倍数大一；以及，至少一个运算电路，所述至少一个运算电路包括第一级运算电路，所述第一级运算电路的第一输入端连接至所述第一级移位电路的输出端，所述第一级运算电路的第二输入端连接至所述第一级选择电路的输出端，所述第一级运算电路被配置为计算第二操作数减去第四操作数的差和第一预设倍数的或运算结果作为第五操作数。
[0005]在一些实施例中，所述至少一个移位电路还包括第二级移位电路，所述第二级移位电路的输入端连接至所述第一级运算电路的输出端，所述第二级移位电路被配置为将接收到的第五操作数向左移位以产生第六操作数；所述至少一个选择电路还包括第二级选择电路，所述第二级选择电路被配置为从预设倍数的第七操作数中选择出第三预设倍数的第七操作数作为第八操作数，其中，第七操作数是根据除数产生的，第六操作数大于或等于第三预设倍数的第七操作数、且第六操作数小于第四预设倍数的第七操作数，第四预设倍数比第三预设倍数大一；以及，所述至少一个运算电路还包括第二级运算电路，所述第二级运算电路的第一输入端连接至所述第二级移位电路的输出端，所述第二级运算电路的第二输入端连接至所述第二级选择电路的输出端，所述第二级运算电路被配置为计算第六操作数减去第八操作数的差和第三预设倍数的或运算结果作为第九操作数。
[0006]在一些实施例中，第二操作数相对于第一操作数向左移动的位数等于第六操作数相对于第五操作数向左移动的位数；第三操作数等于第七操作数；以及，所述第一级选择电路所接收的预设倍数的第三操作数分别等于所述第二级选择电路所接收的相应预设倍数的第七操作数。
[0007]在一些实施例中，所述至少一个运算电路中的最末一级运算电路的输出端连接至所述至少一个移位电路中的最初一级移位电路的输入端，且所述最末一级运算电路被配置为将其计算所得的或运算结果返回给所述最初一级移位电路作为更新的操作数，以进入所述除法器中的下一个循环运算。
[0008]在一些实施例中，选择电路包括多路选择器，所述多路选择器包括多个输入端、控制端和输出端，多路选择器被配置为在控制端的控制信号的作用下从多个输入端输入的多个操作数中选择出一个操作数从输出端输出。
[0009]在一些实施例中，选择电路包括多个与运算单元和一个或运算单元，所述多个与运算单元并列设置，且每个与运算单元的输出端连接至或运算单元的输入端，所述多个与运算单元中的每个与运算单元的两个输入端分别被配置为接收相应的一个操作数和控制信号，所述或运算单元被配置为将来自所述多个与运算单元的操作数和控制信号的多个与运算结果进行或运算并输出或运算结果。
[0010]在一些实施例中，运算电路包括：第一加减法器，所述第一加减法器被配置为计算作为被减数的操作数的高预设位数部分和作为减数的操作数的相应高预设位数部分之间的差；多个拼接器，所述多个拼接器中的每个拼接器的输入端连接至所述第一加减法器的输出端，且拼接器被配置为根据来自所述第一加减法器的差和相应的预设倍数产生拼接的操作数，其中，拼接的操作数的高位部分为所述差、低位部分为所述相应的预设倍数、中位部分为被减数的相应中位部分；以及，第一选择器，所述第一选择器的输入端连接至相应的移位电路的输出端和所述多个拼接器中的每个拼接器的输出端，且所述第一选择器被配置为从来自移位电路和来自拼接器的操作数中选择出相应的操作数。
[0011]在一些实施例中，运算电路包括：第一加减法器，所述第一加减法器被配置为计算作为被减数的操作数的高预设位数部分和作为减数的操作数的相应高预设位数部分之间的差；多个或门，所述多个或门中的每个或门的输入端连接至所述第一加减法器的输出端，且或门被配置为计算来自所述第一加减法器的差和相应的预设倍数的或运算结果；以及，第一选择器，所述第一选择器的输入端连接至相应的移位电路的输出端和所述多个或门中的每个或门的输出端，且所述第一选择器被配置为从来自移位电路的操作数和来自或门的或运算结果中选择出相应的操作数。
[0012]在一些实施例中，所述除法器还包括预处理电路，所述预处理电路包括以下中的至少一者：第一寄存器，所述第一寄存器的输出端连接至所述至少一个移位电路中的最初一
级移位电路的输入端，且所述第一寄存器被配置为暂存要输入至所述最初一级移位电路中的操作数；第二选择器，所述第二选择器的输出端连接至所述第一寄存器的输入端，且所述第二选择器被配置为从根据被除数产生的操作数和来自所述至少一个运算电路中的最末一级运算电路返回的操作数中选择出要进入下一个循环运算的操作数；第二寄存器，所述第二寄存器的输出端至少连接至一个选择电路的一个输入端，且所述第二寄存器被配置为暂存要输入至该选择电路中的操作数；一个或多个倍数计算电路，所述一个或多个倍数计算电路中的每个倍数计算电路分别被配置为计算相应的预设倍数的操作数；以及，一个或多个第三寄存器，所述一个或多个第三寄存器中的每个第三寄存器的输入端分别连接至相应的倍数计算电路的输出端，每个第三寄存器的输出端分别至少连接至一个选择电路的相应的输入端，且第三寄存器被配置为暂存要输入至该选择电路中的相应的预设倍数的操作数。
[0013]在一些实施例中，倍数计算电路包括偶数倍数计算电路，偶数倍数计算电路包括第一移位器，所述第一移位器被配置为将中间操作数向左移动一位以产生偶数倍数的初始操作数，其中，中间操作数为整数倍数的初始操作数。
[0014]在一些实施例中，倍数计算电路包括奇数倍数计算电路，奇数倍数计算电路包括第二移位器和第二加减法器，所述第二移位器被配置为将中间操作数向左移动一位以产生两倍的中间操作数，所述第二加减法器被配置为将两倍的中间操作数和初始操作数相加以产生奇数倍数的初始操作数，其中，中间操作数为整数倍数的初本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种除法器，其特征在于，所述除法器用于执行被除数和除数之间的除法运算，所述除法器包括：至少一个移位电路，所述至少一个移位电路包括第一级移位电路，所述第一级移位电路被配置为将接收到的第一操作数向左移位以产生第二操作数，其中，初始输入所述除法器的第一操作数是根据被除数产生的；至少一个选择电路，所述至少一个选择电路包括第一级选择电路，所述第一级选择电路被配置为从预设倍数的第三操作数中选择出第一预设倍数的第三操作数作为第四操作数，其中，第三操作数是根据除数产生的，第二操作数大于或等于第一预设倍数的第三操作数、且第二操作数小于第二预设倍数的第三操作数，第二预设倍数比第一预设倍数大一；以及至少一个运算电路，所述至少一个运算电路包括第一级运算电路，所述第一级运算电路的第一输入端连接至所述第一级移位电路的输出端，所述第一级运算电路的第二输入端连接至所述第一级选择电路的输出端，所述第一级运算电路被配置为计算第二操作数减去第四操作数的差和第一预设倍数的或运算结果作为第五操作数。2. 根据权利要求1所述的除法器，其特征在于，所述至少一个移位电路还包括第二级移位电路，所述第二级移位电路的输入端连接至所述第一级运算电路的输出端，所述第二级移位电路被配置为将接收到的第五操作数向左移位以产生第六操作数；所述至少一个选择电路还包括第二级选择电路，所述第二级选择电路被配置为从预设倍数的第七操作数中选择出第三预设倍数的第七操作数作为第八操作数，其中，第七操作数是根据除数产生的，第六操作数大于或等于第三预设倍数的第七操作数、且第六操作数小于第四预设倍数的第七操作数，第四预设倍数比第三预设倍数大一；以及所述至少一个运算电路还包括第二级运算电路，所述第二级运算电路的第一输入端连接至所述第二级移位电路的输出端，所述第二级运算电路的第二输入端连接至所述第二级选择电路的输出端，所述第二级运算电路被配置为计算第六操作数减去第八操作数的差和第三预设倍数的或运算结果作为第九操作数。3. 根据权利要求2所述的除法器，其特征在于，第二操作数相对于第一操作数向左移动的位数等于第六操作数相对于第五操作数向左移动的位数；第三操作数等于第七操作数；以及所述第一级选择电路所接收的预设倍数的第三操作数分别等于所述第二级选择电路所接收的相应预设倍数的第七操作数。4.根据权利要求1所述的除法器，其特征在于，所述至少一个运算电路中的最末一级运算电路的输出端连接至所述至少一个移位电路中的最初一级移位电路的输入端，且所述最末一级运算电路被配置为将其计算所得的或运算结果返回给所述最初一级移位电路作为更新的操作数，以进入所述除法器中的下一个循环运算。5.根据权利要求1所述的除法器，其特征在于，选择电路包括多路选择器，所述多路选择器包括多个输入端、控制端和输出端，多路选择器被配置为在控制端的控制信号的作用下从多个输入端输入的多个操作数中选择出一个操作数从输出端输出。6.根据权利要求1所述的除法器，其特征在于，选择电路包括多个与运算单元和一个或运算单元，所述多个与运算单元并列设置，且每个与运算单元的输出端连接至或运算单元
的输入端，所述多个与运算单元中的每个与运算单元的两个输入端分别被配置为接收相应的一个操作数和控制信号，所述或运算单元被配置为将来自所述多个与运算单元的操作数和控制信号的多个与运算结果进行或运算并输出或运算结果。7.根据权利要求1所述的除法器，其特征在于，运算电路包括：第一加减法器，所述第一加减法器被配置为计算作为被减数的操作数的高预设位数部分和作为减数的操作数的相应高预设位数部分之间的差；多个拼接器，所述多个拼接器中的每个拼接器的输入端连接至所述第一加减法器的输出端，且拼接器被配置为根据来自所述第一加减法器的差和相应的预设倍数产生拼接的操作数，其中，拼接的操作数的高位部分为所述差、低位部分为所述相应的预设倍数、中位部分为被减数的相应中位部分；以及第一选择器，所述第一选择器的输入端连接至相应的移位电路的输出端和所述多个拼接器中的每个拼接器的输出端，且所述第一选择器被配置为从来自移位电路和来自拼接器的操作数中选择出相应的操作数。8.根据权利要求1所述的除法器，其特征在于，运算电路包括：第一加减法器，所述第一加减法器被配置为计算作为被减数的操作数的高预设位数部分和作为减数的操作数的相应高预设位数部分之间的差；多个或门，所述多个或门中的每个或门的输入端连接至所述第一加减法器的输出端，且或门被配置为计算来自所述第一加减法器的差和相应的预设倍数的或运算结果；以及第一选择器，所述第一选择器的输入端连接至相应的移位电路的输出端和所述多个或门中的每个或门的输出端，且所述第一选择器被配置为从来自移位电路的操作数和来自或门的或运算结果中选择出相应的操作数。9.根据权利要求1所述的除法器，其特征在于，所述除法器还包括预处理电路，所述预处理电路包括以下中的至少一者：第一寄存器，所述第一寄存器的输出端连接至所述至...

【专利技术属性】
技术研发人员：王丹阳，翟云，范志军，杨作兴，
申请(专利权)人：深圳比特微电子科技有限公司，
类型：发明
国别省市：