基于JESD204B协议的多路高速DAC同步转换电路制造技术

本发明专利技术涉及一种基于JESD204B协议的多路高速DAC同步转换电路，属于通信技术领域。该电路包括电源模块、时钟管理模块、FPGA主控单元和多片基于JESD204B协议的高速DAC芯片；时钟管理模块的主控单元CPLD配置的时钟芯片产生FPGA主控单元和多片DAC芯片所需的系统时钟、工作时钟、高速接口参考时钟、同步信号和对齐信号；FPGA主控单元作为JESD204B传输链路主控，多路数字基带信号由GTY串口输入FPGA主控单元，经处理后由JESD204B链路传输至DAC芯片，转换成模拟信号同步输出。本发明专利技术能实现多路高速DAC同步转换数据。速DAC同步转换数据。速DAC同步转换数据。

【技术实现步骤摘要】
基于JESD204B协议的多路高速DAC同步转换电路


[0001]本专利技术属于通信
，涉及一种基于JESD204B协议的多路高速DAC同步转换电路。

技术介绍

[0002]目前高速DAC的转换速率达到GHz量级，每秒数据吞吐量高达上百Gbps，传统的CMOS和LVDS已经很难满足设计要求。单路LVDS接口理论传输速率不超过2Gbps，CMOS传输速率更低。如果采用多根数据线实现高速数据传输，走线复杂且占用电路板空间较大，不利于系统集成化。
[0003]JESD204B协议的单Lane速率最高可达12.5Gb/s，最多支持8个Lane，具备高速数据传输能力。并且具有数据接口所需电路板空间更少，建立与保持时序要求更低，以及转换器和逻辑器件的封装更小的优势。虽然JESD204B接口具有速度快、占用IO引脚少等诸多优点，但是在包含多片高速DAC的电路系统中，如何实现多路DAC同步转换输出依然面临困难，需要更为复杂的接口电路设计和专用的时钟电路。

技术实现思路

[0004]有鉴于此，本专利技术的目的在于提供一种基于JESD204B协议的多路高速DAC同步转换电路，可以实现多路高速DAC同步转换数据。
[0005]为达到上述目的，本专利技术提供如下技术方案：
[0006]一种基于JESD204B协议的多路高速DAC同步转换电路，包括电源模块、时钟管理模块、FPGA主控单元和N片基于JESD204B协议的高速DAC芯片；
[0007]所述时钟管理模块的主控单元CPLD配置的时钟芯片产生FPGA主控单元和多片DAC芯片所需的系统时钟、工作时钟、高速接口参考时钟、同步信号和对齐信号；所述FPGA主控单元作为JESD204B传输链路主控，N路数字基带信号由GTY串口输入FPGA主控单元，经处理后由JESD204B链路传输至DAC芯片，转换成模拟信号同步输出；
[0008]所述电源模块提供宽幅直流电输入，经过直流变换器(DCDC)、低压差线性稳压器(LDO)等产生FPGA主控单元、DAC芯片和时钟管理模块所需工作电压。
[0009]进一步，所述电源模块包括入口保护电路、初级BUCK转换电路、次级电源分配部分和电源监控及时序控制部分；
[0010]所述入口保护电路主要用于实现反接保护，过压过流保护和缓启动等；
[0011]所述初级BUCK转换电路用于适配电源宽幅输入电压，并转换为恒定的母线电压；
[0012]所述次级电源分配部分用于将母线电压转换为各器件所需的子电源；
[0013]所述电源监控及时序控制部分通过CPLD实现次级各路电源上电时序控制。
[0014]进一步，所述时钟管理模块的主控单元CPLD配置时钟芯片(HMC7044)，输出N路DAC芯片同步采样所需的多路时钟和信号；将多路DAC芯片的工作时钟DAC_CLK、参考时钟REF_CLK输出至时钟缓冲器(BUFFER)，对多路时钟信号进行同步，使N路工作时钟与N路参考时钟
的相位一致。
[0015]进一步，N路DAC芯片工作时钟和N路参考时钟的布线长度均相等。
[0016]进一步，系统时钟(CLK_SYS)与FPGA主控单元相连，N路工作时钟DAC_CLK1～DAC_CLK
N
、参考时钟REF_CLK1～REF_CLK
N
、同步信号SYNC1～SYNC
N
、对齐信号SYSREF1～SYSREF
N
分别与N路DAC芯片DAC1～DAC
N
的对应端口相连。
[0017]进一步，该同步转换电路在主控单元CPLD输出的上电顺序和时钟芯片(HMC7044)的同步信号(SYNC)控制下，通过N路SPI接口、GTY高速串行接口和JESD204B传输链路初始化信号控制N路DAC芯片DAC1～DAC
N
进行数据转换。
[0018]进一步，所述JESD204B传输链路初始化信号为N路GTY高速串行接口的初始化信号，当N路链路初始化同步信号拉低时，N路DAC芯片DAC1～DAC
N
与FPGA进行JESD204B高速串行接口的初始化，完成代码组同步和初始化通道排序；
[0019]初始化成功后N路JESD204B高速串行接口传输数据，DAC完成数据接收将数字信号转换成模拟信号输出。
[0020]进一步，DAC芯片的JESD204B传输链路建立过程包括配置DAC启动序列、配置JESD204B序列、等待同步和发送数据等步骤。
[0021]本专利技术的有益效果在于：本专利技术总体上稳定实现了多路高速DAC同步转换输出，在时钟供给方案没有采用本专利技术实例时，测得多路DAC绝大多数情况下不能同步输出。根本原因在于LMFC没有对齐，在每次重新上电启动后JESD204B链路的延迟参数是随机的，导致不同芯片间的延迟时不确定。本专利技术中齐信号组内布线等长，经过重复性测试，多路DAC转换输出的数据对齐，验证了多路同步转换电路的有效性。
[0022]本专利技术的其他优点、目标和特征在某种程度上将在随后的说明书中进行阐述，并且在某种程度上，基于对下文的考察研究对本领域技术人员而言将是显而易见的，或者可以从本专利技术的实践中得到教导。本专利技术的目标和其他优点可以通过下面的说明书来实现和获得。
附图说明
[0023]为了使本专利技术的目的、技术方案和优点更加清楚，下面将结合附图对本专利技术作优选的详细描述，其中：
[0024]图1为本专利技术的多路高速DAC同步转换输出电路示意图；
[0025]图2为本专利技术实施例的时钟管理模块的拓扑图。
具体实施方式
[0026]以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。需要说明的是，以下实施例中所提供的图示仅以示意方式说明本专利技术的基本构想，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
[0027]其中，附图仅用于示例性说明，表示的仅是示意图，而非实物图，不能理解为对本
专利技术的限制；为了更好地说明本专利技术的实施例，附图某些部件会有省略、放大或缩小，并不代表实际产品的尺寸；对本领域技术人员来说，附图中某些公知结构及其说明可能省略是可以理解的。
[0028]本专利技术实施例的附图中相同或相似的标号对应相同或相似的部件；在本专利技术的描述中，需要理解的是，若有术语“上”、“下”、“左”、“右”、“前”、“后”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本专利技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此附图中描述位置关系的用语仅用于示例性说明，不能理解为对本专利技术的限制，对于本领域的普通技术人员而言，可以根据具体情况理解上述本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于JESD204B协议的多路高速DAC同步转换电路，其特征在于，该电路包括电源模块、时钟管理模块、FPGA主控单元和N片基于JESD204B协议的高速DAC芯片；所述时钟管理模块的主控单元CPLD配置的时钟芯片产生FPGA主控单元和多片DAC芯片所需的系统时钟、工作时钟、高速接口参考时钟、同步信号和对齐信号；所述FPGA主控单元作为JESD204B传输链路主控，N路数字基带信号由GTY串口输入FPGA主控单元，经处理后由JESD204B链路传输至DAC芯片，转换成模拟信号同步输出；所述电源模块为FPGA主控单元、DAC芯片和时钟管理模块提供所需工作电压。2.根据权利要求1所述的多路高速DAC同步转换电路，其特征在于，所述电源模块包括入口保护电路、初级BUCK转换电路、次级电源分配部分和电源监控及时序控制部分；所述入口保护电路用于实现反接保护，过压过流保护和缓启动；所述初级BUCK转换电路用于适配电源宽幅输入电压，并转换为恒定的母线电压；所述次级电源分配部分用于将母线电压转换为各器件所需的子电源；所述电源监控及时序控制部分通过CPLD实现次级各路电源上电时序控制。3.根据权利要求1所述的多路高速DAC同步转换电路，其特征在于，所述时钟管理模块的主控单元CPLD配置时钟芯片，输出N路DAC芯片同步采样所需的多路时钟和信号；将多路DAC芯片的工作时钟、参考时钟输出至时钟缓冲器，对多路时钟信号进行同步，使N路工作时钟与N路参考时钟的相位一致。4.根据权利要求3所述的多路高速DAC同步转换电路，其特征在于，N路DAC芯片工作时钟和N路参考时钟的布线长度均相等。5.根据权利要求1所述的多路高速DAC同步转换电路，其特征在于，系统时钟与FP...

【专利技术属性】
技术研发人员：刘宁，瞿鹏飞，高煜寒，杨家鉴，龚巧，
申请(专利权)人：中国电子科技集团公司第四十四研究所，
类型：发明
国别省市：