一种基于7T分裂式字线的多比特全数字存内计算单元制造技术

本发明专利技术公开了一种基于7T分裂式字线的多比特全数字存内计算单元，属于存内计算领域。该单元中每个SRAM单元包括两个反相器和三个N型晶体管，两个反相器交叉耦合，三个N型晶体管与两个反相器相连且分别连接在位线BL、位线BLB上以及从Q端连接在位线RBL上，连接在位线BL和位线BLB上的两个N型晶体管的栅极分别通过WL和SP/SN相与进行控制，从Q端连接在位线RBL上的N型晶体管通过SP、SN或非后和WL相与进行控制；与门阵列包括多个与门，多个与门的输入一端为IN信号，输入另一端连接位线RBL或位线BL或位线BLB；加法电路的输入和与门阵列的输出相连。本发明专利技术提高了计算吞吐率。本发明专利技术提高了计算吞吐率。本发明专利技术提高了计算吞吐率。

【技术实现步骤摘要】
一种基于7T分裂式字线的多比特全数字存内计算单元


[0001]本专利技术涉及存内计算领域，尤其涉及一种基于7T分裂式字线的多比特全数字存内计算单元。

技术介绍

[0002]随着人工智能领域中卷积神经网络的发展，数据处理量逐渐增大已经成为一种不可逆的事实，数据搬运所带来的高延时和高功耗成为了制约神经网络发展的主要瓶颈，而使用存内计算结构可以很好地解决这一问题。
[0003]在存内计算的发展历程中，最初的模拟域存内计算在一些准确度要求较高的使用场景下存在低精度的问题，而数字域的存内计算架构能够很好的解决这一问题，数字域的存内计算结构精度高、鲁棒性强，但是由于多比特移位相加会导致较低的吞吐率。

技术实现思路

[0004]本专利技术的目的在于克服现有技术中的不足，提供一种基于7T分裂式字线的多比特全数字存内计算单元，以解决现有数字域存内计算吞吐率低的问题。
[0005]为解决上述技术问题，本专利技术是采用下述方案实现的：
[0006]本专利技术提供了一种基于7T分裂式字线的多比特全数字存内计算单元，包括加法电路、位线BL、位线BLB、位线RBL、与门阵列和多个SRAM单元；每个SRAM单元包括两个反相器和三个N型晶体管，两个反相器交叉耦合，三个N型晶体管与两个反相器相连且分别连接在位线BL、位线BLB上以及从Q端连接在位线RBL上，连接在位线BL和位线BLB上的两个N型晶体管的栅极分别通过WL和SP/SN相与进行控制，从Q端连接在位线RBL上的N型晶体管通过SP、SN或非后和WL相与进行控制；与门阵列包括多个与门，多个与门的输入一端为IN信号，输入另一端连接位线RBL或位线BL或位线BLB，用于按位乘法计算；加法电路的输入和与门阵列的输出相连，用于累加按位乘法计算结果、输出多比特的计算结果。
[0007]进一步地，SRAM单元设置有三个。
[0008]进一步地，与门阵列包括九个与门，九个与门呈三行三列设置，每一行与门的输入为相同位IN信号，每一列与门的输入为相同位W信号。
[0009]进一步地，加法电路包括一个半加器、两个压缩器和一个全加器，一个半加器、两个压缩器和一个全加器依次连接。
[0010]进一步地，多比特的计算结果为6bit的无符号数。
[0011]进一步地，计算单元设置有存储模式和计算模式。
[0012]与现有技术相比，本专利技术所达到的有益效果：
[0013]1、本专利技术相较于多拍移位相加的结构在时间上有了优化，在一拍时钟下就计算出了多比特结果，具有更高的吞吐量。
[0014]2、本专利技术为数字型电路，相较于模拟型电路具有更高的稳定性和准确性，拓宽了数字型存内计算电路的适用范围。
附图说明
[0015]图1是本专利技术实施例提供的基于7T分裂式字线的多比特全数字存内计算单元的结构示意图；
具体实施方式
[0016]下面结合附图对本专利技术作进一步描述。以下实施例仅用于更加清楚地说明本专利技术的技术方案，而不能以此来限制本专利技术的保护范围。
[0017]请参阅图1，本实施例提供了一种基于7T分裂式字线的多比特全数字存内计算单元，由加法电路、位线BL、位线BLB、位线RBL、与门阵列和三个SRAM单元组成；该单元可以用于卷积神经网络中的一层进行多比特乘累加运算；该单元支持3bit无符号权重和3bit输入激励的乘累加，其中的电源电压VDD代表“1”，接地电压VSS代表“0”；该单元将权重存储在SRAM单元中，每一列从上到下一次存储MSB
‑
LSB，输入激励的3bit数据在一拍时钟输入到阵列中，通过分裂的字线单独控制每一条位线的通断；最终输出结果为一个6bit的无符号数，并完成了按位乘法和累加的过程。
[0018]具体地，每个SRAM单元包括两个反相器和三个N型晶体管，两个反相器交叉耦合，两个反相器和两个N型晶体管组成传统的6TSRAM结构，N管连接在BL和BLB上，新增了一个从Q端连接在RBL上的N型晶体管组成7T SRAM结构；每一个SRAM单元中N型晶体管的栅极不再简单地由WL进行控制，而是通过WL和SN/SP相与来进行控制，因此字线是分裂式的，其中控制RBL的N型晶体管是由SP、SN或非后的结果再和WL相与的信号进行控制，具体为：每个控制BL的与门中，输入一端与SP相连，另一端与WL相连，输出与N管的栅极相连；每个控制BLB的与门中，输入一端与SN相连，另一端与WL相连，输出与N管的栅极相连；控制RBL的逻辑中，或非门的两个输入为SP和SN，输出和与门的输入相连，与门的另一个输入为WL，输出与N管的栅极相连。
[0019]位线BL、位线BLB和位线RBL下方的九个与门组成一个与门阵列，用来进行按位乘法的计算；每一行与门输入为相同位IN信号，每一列与门输入为相同位W信号(W信号存储在SRAM单元中，从位线上读出)，具体为：第一行与门的输入一端为IN<0>，另一端从左到右依次为RBL、BL和BLB，输出从左到右依次为OUT<0>，WI20，WI10；第二行与门的输入一端为IN<1>，另一端从左到右依次为RBL、BL和BLB，输出从左到右依次为WI01，WI21，WI11；第三行与门的输入一端为IN<2>，另一端从左到右依次为RBL、BL和BLB，输出从左到右依次为WI02，WI22，WI12。
[0020]加法电路由一个半加器、两个压缩器和一个全加器组成，一个半加器、两个压缩器和一个全加器依次连接，加法电路的输入和与门阵列的输出相连，用于累加按位乘法计算结果、输出多比特的计算结果即6bit的无符号数，具体为：按位乘法的输出结果连接到加法器的输入上，其中半加器的输入为WI10和WI01，输出进位连接到第一压缩器的输入，输出和位为OUT<1>；第一压缩器的其他三个输入为WI20、WI11和WI02，两个输出进位都连接到下一级的第二压缩器的输入，输出和位为OUT<2>；第二压缩器的其它两个输入为WI21和WI12，两个输出进位都连接到全加器上，输出和位为OUT<3>；全加器的另外一个输入为WI22，输出和位为OUT<4>，输出进位为OUT<5>。
[0021]其中，WL<2:0>为字线信号，SP<2:0>和SN<2:0>为位线控制信号，BL、BLB、RBL为三
条位线，IN<2:0>为输入激励，WI10、WI01、WI20、WI11、WI02、WI21、WI12、WI22为按位乘法结果，OUT<5:0>为乘累加结果。
[0022]该计算单元有两种操作模式即存储模式和计算模式，分别如下：
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【技术保护点】

【技术特征摘要】
1.一种基于7T分裂式字线的多比特全数字存内计算单元，其特征在于，包括加法电路、位线BL、位线BLB、位线RBL、与门阵列和多个SRAM单元；每个SRAM单元包括两个反相器和三个N型晶体管，两个反相器交叉耦合，三个N型晶体管与两个反相器相连且分别连接在位线BL、位线BLB上以及从Q端连接在位线RBL上，连接在位线BL和位线BLB上的两个N型晶体管的栅极分别通过WL和SP/SN相与进行控制，从Q端连接在位线RBL上的N型晶体管通过SP、SN或非后和WL相与进行控制；与门阵列包括多个与门，多个与门的输入一端为IN信号，输入另一端连接位线RBL或位线BL或位线BLB，用于按位乘法计算；加法电路的输入和与门阵列的输出相连，用于累加按位乘法计算结果、输出多比特的计算结果。2.根据权利要求1所述...

【专利技术属性】
技术研发人员：乔树山，曹景楠，游恒，尚德龙，周玉梅，
申请(专利权)人：中科南京智能技术研究院，
类型：发明
国别省市：