用于字线延迟联锁电路的器件、系统和生成时钟脉宽信号的方法技术方案

本发明专利技术的实施例描述了用于字线延迟联锁电路的系统和器件。器件包括第一逻辑门、联锁电路和延迟电路。第一逻辑门被配置为接收复位信号。联锁电路与第一逻辑门的输出端连接，并被配置为产生第一信号并且选择性地操作第一逻辑门。延时电路连接至联锁电路的输出端，并且被配置为从联锁电路接收第一信号且延迟第一信号以产生反馈给联锁电路的时钟脉宽信号。响应于复位信号改变逻辑状态，第一逻辑门的选择性操作防止复位信号的变化边沿被传送到延迟电路。本发明专利技术的实施例还公开了一种生成时钟脉宽信号的方法。脉宽信号的方法。脉宽信号的方法。

【技术实现步骤摘要】
用于字线延迟联锁电路的器件、系统和生成时钟脉宽信号的方法


[0001]本专利技术的实施例总体涉及电子电路领域，更具体地，涉及用于字线延迟联锁电路的器件、系统和生成时钟脉宽信号的方法。

技术介绍

[0002]静态随机存取存储器(SRAM)器件被广泛用于需要高速和低功耗的电子应用中。SRAM器件通常由一个或多个使用晶体管实现的SRAM单元组成。

技术实现思路

[0003]本专利技术的一个方面提供了一种用于字线延迟联锁电路的器件，包括：第一逻辑门，被配置为接收复位信号；联锁电路，连接至所述第一逻辑门的输出端，所述联锁电路被配置为产生第一信号且选择性地操作所述第一逻辑门；以及延迟电路，连接至所述联锁电路的输出端，所述延迟电路被配置为从所述联锁电路接收所述第一信号并且延迟所述第一信号以产生被反馈至所述联锁电路的时钟脉宽信号，其中，响应于所述复位信号改变逻辑状态，所述第一逻辑门的选择性操作防止所述复位信号的变化边沿被传送到所述延迟电路。
[0004]本专利技术的另一个方面提供了一种生成时钟脉宽信号的方法，所述方法包括：通过联锁电路选择性地操作第一逻辑门，防止复位信号的变化边沿被传送到延迟电路；通过所述延迟电路，基于所述联锁电路输出的第一信号的延迟版本，生成时钟脉宽信号；以及通过反馈回路将所述时钟脉宽信号提供给所述联锁电路，以用于未来的信号延迟。
[0005]本专利技术的又一个方面提供了一种用于字线延迟联锁电路的系统，包括：静态随机存取存储(SRAM)器件，包括通过字线连接在一起的多个单元，所述静态随机存取存储器件被配置为执行写入操作，以将信息存储在所述多个单元中的一个或多个；以及字线驱动电路，包括：联锁电路，被配置为产生联锁信号且选择性地操作逻辑门，以防止复位信号的变化边沿被传送到延迟电路；和所述延迟电路，连接至所述联锁电路的输出端，所述延迟电路被配置为根据所述联锁信号产生时钟脉宽信号，所述时钟脉宽信号被反馈至所述联锁电路并且提供给所述字线以促进所述写入操作。
附图说明
[0006]当结合附图进行阅读时，从以下详细描述可最佳地理解本专利技术的各个方面。
[0007]图1是根据本公开的各种实施例示出的示例性存储器件的框图。
[0008]图2是根据本公开的各种实施例示出的具有WL联锁电路的示例WL延迟电路的电气原理图。
[0009]图3是根据本公开的各种实施例示出的WL电路在工作模式时的各种输入和输出脉冲的图形图。
[0010]图4是根据本公开的各种实施例示出的具有WL联锁电路的另一示例性WL延迟电路
的电气示意图。
[0011]图5是根据本公开的各种实施例示出的具有WL联锁电路的另一示例性WL延迟电路的电气原理图。
[0012]图6是根据本公开的各种实施例示出的具有WL联锁电路的另一示例性WL延迟电路的电气示意图。
[0013]图7是根据本公开的各种实施例示出的生成时钟脉宽信号的方法的工艺流程图。
具体实施方式
[0014]本专利技术提供了用于实现本公开的不同特征的许多不同的实施例或示例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。诸如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0015]而且，为了便于描述，在此可以使用诸如“在
…
下方”、“在
…
下面”、“下部”、“在
…
之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
[0016]SRAM器件可以由一个或多个SRAM单元组成。SRAM单元可以包括不同数量的晶体管。晶体管可以形成用于存储数据位的数据锁存器。可以添加额外的晶体管来控制对晶体管的访问。SRAM单元可以被排列成具有行和列的阵列。通常，SRAM单元的每一行都与字线(WL)相连，这决定了当前SRAM单元是否被选中。SRAM单元的每一列都连接至位线(BL)或BL对(BL/BLB)，这用于将数据位存储到选定的SRAM单元或从选定的SRAM单元读取存储的数据位。
[0017]SRAM单元执行读和写入操作。在SRAM单元中存储信息的过程被称为"写入"。读取存储在SRAM单元上的信息的过程被称为"读取"。读取和写入操作的信息都是以方波表示的逻辑高(如'1')和逻辑低(如'0')的电子脉冲来传输的。当脉冲在逻辑高(例如'1')和逻辑低(例如'0')之间转换时，它被表示为方波的边沿。从逻辑高(例如"1")至逻辑低(例如"0")的脉冲转换被称为下降沿。从逻辑低(例如'0')至逻辑高(例如'1')的脉冲转换被称为上升沿。脉冲宽度是对脉冲上升沿和下降沿之间时间的测量。在本描述中，术语脉冲和信号可以互换使用。
[0018]SRAM中的写入操作要求位线(BL/BLB)在字线(WL/WLB)打开之前关闭。换句话说，位线脉冲的下降沿应发生在WL脉冲的上升沿之前。这个时间被称为WL余量。WL延迟电路可以通过引入时序延迟来修改脉冲宽度来控制WL余量。时序延迟会延迟上升沿或下降沿发生的时间。这被用来确保写入操作是成功的(例如，信息被存储在SRAM单元中)，即在将所有信息存储到SRAM单元所需的时间量中，WL一直保持导通。写入操作也由复位信号(GCKPB)控制。然而，在某些情况下，复位信号可能会在写入操作完成之前停止写入操作，导致写失败
(例如，信息没有被存储在SRAM单元中，因为它需要更多的时间来完成)。这可能发生，因为WL延迟导致写入操作的时间延迟，写入操作可能发生在接收复位信号的同一时间。这种复位会截断或缩减WL脉冲宽度。本专利技术描述的主题使用了WL联锁电路，它修改了WL延迟电路中的写入脉冲宽度以促进成功的写入操作。
[0019]图1是根据本公开的各种实施方案示出的示例性存储器件100的框图。存储器件100由许多电气元件组成，包括存储阵列110和字线(WL)延迟电路120，以及许多其他元件，诸如在图2中更详细描述的那些元件。存储阵列110包括一些存储单元(也被称为位单元)112、114，它们被配置为以逻辑低(例如，'0')或逻辑高(例如，'1')的形式存储信息。如前所述，将该信息存储在位单元中被称为写入操作。从位单元中读取存储的信息被称为读取操作。WL延迟电路120包括WL联锁电路125。WL联锁电路125修改WL延迟电路120中的写入脉冲宽度以促进成功的写入操作，如图2中更详细地描述。
[0020]图2是根本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于字线延迟联锁电路的器件，包括：第一逻辑门，被配置为接收复位信号；联锁电路，连接至所述第一逻辑门的输出端，所述联锁电路被配置为产生第一信号且选择性地操作所述第一逻辑门；以及延迟电路，连接至所述联锁电路的输出端，所述延迟电路被配置为从所述联锁电路接收所述第一信号并且延迟所述第一信号以产生被反馈至所述联锁电路的时钟脉宽信号，其中，响应于所述复位信号改变逻辑状态，所述第一逻辑门的选择性操作防止所述复位信号的变化边沿被传送到所述延迟电路。2.根据权利要求1所述的器件，其中，由于所述第一逻辑门的操作被暂时中止，所述时钟脉宽信号的脉冲宽度不依赖于所述复位信号而保持。3.根据权利要求1所述的器件，其中，响应于写入使能信号处于高逻辑状态，所述时钟脉宽信号被提供给存储器件的字线。4.根据权利要求1所述的器件，其中，改变所述复位信号的逻辑状态包括从高逻辑状态改变到低逻辑状态。5.根据权利要求1所述的器件，其中，所述延迟电路包括第一延迟环路，所述第一延迟环路包括串联在一起的第一反相器和第二反相器，以及第二延迟环路，连接至所述第一延迟环路的输出端，所述第二延迟环路包括串联的所述第二反相器和第三反相器。6.根据权利要求5所述的器件，其中，第一延迟线设置在所述第一反相器和所述第二反相器之间...

【专利技术属性】
技术研发人员：阿图尔，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：