一种低休眠功耗的eMMC闪存控制器及其方法技术

本发明专利技术提供一种低休眠功耗的eMMC闪存控制器及其方法，其包括第一LDO电路、第二LDO电路、接口电路、硬件自检测电路、掉电电路以及SRAM电路，第一LDO电路用于向SRAM电路和接口电路提供电源，接口电路与接口总线CMD连接，第二LDO电路用于向掉电电路提供电源，当eMMC闪存控制器进入被动休眠模式后，第一LDO电路以预设供电模式向SRAM电路和接口电路提供电源，第二LDO电路关闭，掉电电路处于断电状态；硬件自检测电路用于检测接口总线CMD的唤醒指令，并根据检测到的唤醒指令向第一LDO电路发送CMD检测信号。应用本发明专利技术能够解决休眠功耗高，存在泄漏功耗，响应指令慢的问题，从而达到降低休眠功耗，去除泄漏功耗影响，提升电源可靠性以及保障主、从设备通信的稳定性等目的。从设备通信的稳定性等目的。从设备通信的稳定性等目的。

【技术实现步骤摘要】
一种低休眠功耗的eMMC闪存控制器及其方法


[0001]本专利技术涉及闪存控制
，具体涉及一种低休眠功耗的eMMC闪存控制器以及应用该控制器的控制方法。

技术介绍

[0002]eMMC(Embedded Multi Media Card)(嵌入式多媒体卡)，是一种主要针对手持移动产品的内嵌式闪存存储器，按照MMC(多媒体卡)协会的标准，eMMC是一个由闪存颗粒和闪存控制器组成，以BGA形式封装在一起的存储元件。如图1所示，在一个手持移动产品中，eMMC是从设备，闪存颗粒是存储数据的媒介，闪存控制器作为桥梁，一方面对外接受HOST(主机设备)的管理，另一方面对内控制闪存颗粒的操作。
[0003]其中，休眠功耗是手持移动产品的一项核心指标，直接影响到移动产品的待机时间。在eMMC存储系统中，因为闪存具有数据的非易失性，在休眠场景下可以彻底断电；而闪存控制器在休眠状态下仍然需要记录休眠前的系统状态和识别唤醒命令，因而不能掉电；鉴于此，eMMC闪存控制器的低功耗设计是降低整个eMMC存储系统功耗的关键。eMMC的休眠场景一般分为两种，第一种是HOST主动控制eMMC进入休眠状态，第二种是HOST长时间不发送CMD(命令)，eMMC处于空闲状态的时长超出规定时间后被动进入休眠状态。主动休眠模式下，HOST能够识别eMMC进入了休眠，可以给闪存控制器预留足够多的时间处理唤醒流程；被动休眠模式下，HOST认为eMMC仍处于唤醒模式，随时都有可能发送命令或者有效数据，这就要求闪存控制器能够快速识别HOST的命令并且退出休眠模式。
[0004]目前，被动休眠模式下的eMMC闪存控制器，其低功耗设计存在两个挑战：
[0005]第一，所有仍处在工作状态的电路本身要具有极低的功耗。如图2所示，图2是现有技术的低功耗设计方案，工作电路一般包括LDO(低压差线性稳压器)，SRAM(静态随机存储单元)，接口电路和电源域开关，LDO用于给SRAM，接口电路和电源域开关供电，SRAM用于保存系统休眠场景必要的数据，接口电路用于响应和处理HOST的命令，电源域开关用于关闭掉电电路的功耗，掉电电路通常包括系统的CPU(中央处理器)，纠错电路，缓存等高速高功耗核心电路。一般情况下，SRAM的容量和制造工艺决定了它本身的休眠功耗，很难通过设计优化；接口电路是很小规模的逻辑电路，其在总休眠功耗中的占比很低；LDO不仅要给休眠模式下的工作电路供电，还要给唤醒模式下的所有电路供电，为了保证带负载能力，其本身的功耗不能做太小，约占总休眠功耗的40％；电源域开关的导通电阻通常很小，其物理面积非常大，常使用制造工艺中的低压晶体管设计，即使在关断情况下也有显著的泄漏功耗，约占总休眠功耗的30％。
[0006]第二，如果设计上降低LDO本身的休眠功耗，LDO的带宽也会随之成比例降低，低带宽LDO无法快速响应HOST唤醒指令，在唤醒指令到来后的短暂时间内，LDO的输出压降会显著增大，在eMMC给HOST回复响应信号时发生错误，如图3所示。

技术实现思路

[0007]本专利技术提供的一种低休眠功耗的eMMC闪存控制器及其方法，该装置和方法主要解决了休眠功耗高，存在泄漏功耗，响应指令慢等问题，从而达到降低休眠功耗，去除泄漏功耗影响，提升电源可靠性以及保障主、从设备通信的稳定性等目的。
[0008]本专利技术通过以下技术方案来实现上述目的：
[0009]一种低休眠功耗的eMMC闪存控制器，包括第一LDO电路、第二LDO电路、接口电路、硬件自检测电路、掉电电路以及SRAM电路，所述第一LDO电路用于向SRAM电路和所述接口电路提供电源，所述接口电路与接口总线CMD连接，所述第二LDO电路用于向所述掉电电路提供电源，当eMMC闪存控制器进入被动休眠模式后，所述第一LDO电路以预设供电模式向SRAM电路和所述接口电路提供电源，所述第二LDO电路关闭，所述掉电电路处于断电状态；
[0010]所述硬件自检测电路用于检测接口总线CMD的唤醒指令，并根据检测到的唤醒指令向所述第一LDO电路发送CMD检测信号。
[0011]进一步的方案是，所述硬件自检测电路包括下降边沿识别电路、无效边沿滤除电路以及复位锁存电路，所述下降边沿识别电路的输入端与所述接口总线CMD连接，所述下降边沿识别电路的输出端与所述无效边沿滤除电路的输入端连接，所述无效边沿滤除电路的输出端与所述复位锁存电路的输入端连接，所述复位锁存电路的输出端输出CMD检测信号。
[0012]更进一步的方案是，所述下降边沿识别电路包括延迟单元、反相器、与门，所述延迟单元的输入端与所述接口总线CMD连接，所述反相器的输入端与所述接口总线CMD连接，所述延迟单元的输出端与所述与门的第一输入端连接，所述反相器的输出端与所述与门的第二输入端连接，所述与门的输出端与所述无效边沿滤除电路的输入端连接。
[0013]更进一步的方案是，所述无效边沿滤除电路包括PMOS管组、NMOS管、施密特触发器，所述所述与门的输出端分别与所述PMOS管组的第一端、所述NMOS管的栅极连接，所述PMOS管组的第二端接电源，所述PMOS管组的第三端与所述NMOS管的漏极连接后与所述施密特触发器的输入端连接，所述NMOS管的源极接地，所述施密特触发器的输出端与所述复位锁存电路的输入端连接。
[0014]更进一步的方案是，所述PMOS管组包括多个PMOS管，多个所述PMOS管的栅极依次连接形成所述PMOS管组的第一端，第一个所述PMOS管的源极接电源，第一个所述PMOS管的漏极与第二个所述PMOS管的源极连接，所述第二个所述PMOS管的漏极与所述第三个所述PMOS管的源极连接，第n
‑
1个所述PMOS管的漏极与第n个所述PMOS管的源极连接，第n个所述PMOS管的漏极与所述NMOS管的漏极连接后与所述施密特触发器的输入端连接。
[0015]更进一步的方案是，所述复位锁存电路包括D触发器，所述施密特触发器的输出端与所述D触发器的Clk端连接，所述D触发器的D端接电源，所述D触发器的Q端输出CMD检测信号。
[0016]更进一步的方案是，所述第二LDO电路的功率开关为多个相互连接的高压晶体管。
[0017]一种低休眠功耗的eMMC闪存控制器的控制方法，应用于上述的一种低休眠功耗的eMMC闪存控制器进行控制，包括：
[0018]将第一LDO电路设置为两种供电模式，分别为高功耗的第一供电模式，低功耗的第二供电模式；
[0019]在eMMC闪存控制器进入休眠状态前，使用系统CPU配置第一LDO电路进入低功耗的
第二供电模式；
[0020]在eMMC闪存控制器进入被动休眠模式后，第二LDO电路关闭，其中，第二LDO电路的功率管为高压晶体管，从而达到忽略泄漏电流的目的；
[0021]通过硬件自检测电路实时检测HOST发送的CMD边沿信息，在检测到接口总线CMD的第一个下降边沿后，输出指示信号控制第一LDO电路退出低功耗的第二供电模式，将第一LDO电路切本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种低休眠功耗的eMMC闪存控制器，其特征在于，包括：第一LDO电路、第二LDO电路、接口电路、硬件自检测电路、掉电电路以及SRAM电路，所述第一LDO电路用于向SRAM电路和所述接口电路提供电源，所述接口电路与接口总线CMD连接，所述第二LDO电路用于向所述掉电电路提供电源，当eMMC闪存控制器进入被动休眠模式后，所述第一LDO电路以预设供电模式向SRAM电路和所述接口电路提供电源，所述第二LDO电路关闭，所述掉电电路处于断电状态；所述硬件自检测电路用于检测接口总线CMD的唤醒指令，并根据检测到的唤醒指令向所述第一LDO电路发送CMD检测信号。2.根据权利要求1所述的eMMC闪存控制器，其特征在于：所述硬件自检测电路包括下降边沿识别电路、无效边沿滤除电路以及复位锁存电路，所述下降边沿识别电路的输入端与所述接口总线CMD连接，所述下降边沿识别电路的输出端与所述无效边沿滤除电路的输入端连接，所述无效边沿滤除电路的输出端与所述复位锁存电路的输入端连接，所述复位锁存电路的输出端输出CMD检测信号。3.根据权利要求2所述的eMMC闪存控制器，其特征在于：所述下降边沿识别电路包括延迟单元、反相器、与门，所述延迟单元的输入端与所述接口总线CMD连接，所述反相器的输入端与所述接口总线CMD连接，所述延迟单元的输出端与所述与门的第一输入端连接，所述反相器的输出端与所述与门的第二输入端连接，所述与门的输出端与所述无效边沿滤除电路的输入端连接。4.根据权利要求3所述的eMMC闪存控制器，其特征在于：所述无效边沿滤除电路包括PMOS管组、NMOS管、施密特触发器，所述所述与门的输出端分别与所述PMOS管组的第一端、所述NMOS管的栅极连接，所述PMOS管组的第二端接电源，所述PMOS管组的第三端与所述NMOS管的漏极连接后与所述施密特触发器的输入端连接，所述NMOS管的源极接地，所述施密特触发器的输出端与所述复位锁存电路的输入端连接。5.根据权利要求4所述的eMMC闪存控制器，其特征在于：所述PMOS管组包括多个PMOS管，多个所述PMOS管的栅极依次连接形成所述PMOS管组的第一端，第一个所述PMOS管的源极接电源，第一个所述PMOS管的漏极与第二个所述PMOS管的源极连接，所述第二个所述PMOS管的漏极与所述第三个所述PMOS管的源极连接，第n
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1个所述PMOS管的漏极与第n个所述...

【专利技术属性】
技术研发人员：刘斌，赖鼐，龚晖，
申请(专利权)人：珠海妙存科技有限公司，
类型：发明
国别省市：