一种低功耗脉动阵列电路、芯片及电路控制方法技术

本发明专利技术公开了一种低功耗脉动阵列电路、芯片及电路控制方法，涉及集成电路技术领域，阵列计算电路，阵列计算电路用于计算矩阵脉动阵列；计算时钟电路，计算时钟电路的第一输入端接收系统时钟信号，当开始计算时，输入计算启动信号，计算时钟电路的第二输入端接收计算启动信号，计算时钟电路的输出端输出计算时钟信号至阵列计算电路，阵列计算电路工作。本申请增加了计算时钟电路，当开始计算时，输入计算启动信号至计算时钟电路，计算时钟电路工作，阵列计算电路工作；不计算时，停止输入计算启动信号，计算时钟电路停止工作，阵列计算电路也停止工作，降低了脉动阵列电路的功耗。降低了脉动阵列电路的功耗。降低了脉动阵列电路的功耗。

【技术实现步骤摘要】
一种低功耗脉动阵列电路、芯片及电路控制方法


[0001]本专利技术涉及集成电路
，尤其涉及一种低功耗脉动阵列电路、芯片及电路控制方法。

技术介绍

[0002]随着人工智能的兴起，深度学习在各个领域中的应用也越来越多。而深度学习中，与矩阵相乘相关的运算使用率极高。目前比较方便快捷的矩阵运算方式是用脉动阵列，而脉动阵列的一种基本思路为：在A*B＝Y的矩阵乘法运算中，固定矩阵B，使A在脉动矩阵单元中流动而连续输出Y，电路连续工作使得功耗增加。

技术实现思路

[0003]本专利技术的目的在于提供一种低功耗脉动阵列电路、芯片及电路控制方法，本申请增加了计算时钟电路，当开始计算时，输入计算启动信号至计算时钟电路，计算时钟电路工作，阵列计算电路工作；不计算时，停止输入计算启动信号，计算时钟电路停止工作，阵列计算电路也停止工作，降低了脉动阵列电路的功耗。
[0004]为解决上述技术问题，本专利技术采用如下技术方案：
[0005]本专利技术实施例的一方面提供了一种低功耗脉动阵列电路，所述脉动阵列电路包括：阵列计算电路，所述阵列计算电路用于计算矩阵脉动阵列；数据更新时钟电路，所述数据更新时钟电路的输入端接收数据更新启动信号和系统时钟信号，所述数据更新时钟电路的输出端用于输出数据更新时钟信号至阵列计算电路；第一计算时钟电路、第二计算时钟电路和第三计算时钟电路，所述第一计算时钟电路、第二计算时钟电路和第三计算时钟电路的第一输入端均接收系统时钟信号，当开始计算时，输入计算启动信号，所述第一计算时钟电路的第二输入端接收计算启动信号，所述第二计算时钟电路的第二输入端接收第一次延时后的计算启动信号，所述第三计算时钟电路的第二输入端接收第二次延时后的计算启动信号，所述第一计算时钟电路的输出端输出第一计算时钟信号至阵列计算电路，所述第二计算时钟电路的输出端输出第二计算时钟信号至阵列计算电路，所述第三计算时钟电路的输出端输出第三计算时钟信号至阵列计算电路，阵列计算电路工作。
[0006]在一些实施例中，所述阵列计算电路包括第一计算子电路、第二计算子电路、第三计算子电路和第四计算子电路，所述第一计算子电路和第二计算子电路分别接收权重数据，所述第三计算子电路接收第一计算子电路的权重数据和求和结果，所述第四计算子电路接收第二计算子电路的权重数据和求和结果，所述第一计算子电路、第二计算子电路、第三计算子电路和第四计算子电路均接收待计算数据和数据更新时钟信号，所述第一计算子电路接收第一计算时钟信号，所述第二计算子电路和所述第三计算子电路接收第二计算时钟信号，所述第四计算子电路接收第三计算时钟信号。
[0007]在一些实施例中，所述阵列计算电路还包括第五计算子电路、第六计算子电路、第七计算子电路、第八计算子电路和第九计算子电路，所述第五计算子电路接收权重数据，所
述第六计算子电路接收第五计算子电路的权重数据和求和结果，所述第七计算子电路接收第三计算子电路的权重数据和求和结果，所述第八计算子电路接收第四计算子电路的权重数据和求和结果，所述第九计算子电路接收第六计算子电路的权重数据和求和结果，所述第五计算子电路、第六计算子电路、第七计算子电路、第八计算子电路和第九计算子电路均接收待计算数据和数据更新时钟信号；所述脉动阵列电路还包括第四计算时钟电路和第五计算时钟电路，所述第四计算时钟电路和第五计算时钟电路的第一输入端均接收系统时钟信号，所述第四计算时钟电路的第二输入端接收第三次延时后的计算启动信号，所述第五计算时钟电路的第二输入端接收第四次延时后的计算启动信号，所述第四计算时钟电路的输出端用于输出第四计算时钟信号，所述第五计算时钟电路的输出端用于输出第五计算时钟信号，所述第五计算子电路和所述第七计算子电路接收第三计算时钟信号，所述第六计算子电路和所述第八计算子电路接收第四计算时钟信号，所述第九计算子电路接收第五计算时钟信号。
[0008]在一些实施例中，所述第一计算时钟电路包括第一与门，所述第一与门的第一输入端接收系统时钟信号，所述第一与门的第二输入端接收计算启动信号；所述第二计算时钟电路包括第二与门和第一缓冲器，所述第二与门的第一输入端接收系统时钟信号，所述第一缓冲器的输入端接收计算启动信号，所述第一缓冲器的输出端连接所述第二与门的第二输入端；所述第三计算时钟电路包括第三与门和第二缓冲器，所述第三与门的第一输入端接收系统时钟信号，所述第二缓冲器的输入端连接所述第一缓冲器的输出端，所述第二缓冲器的输出端连接所述第三与门的第二输入端；所述第四计算时钟电路包括第四与门和第三缓冲器，所述第四与门的第一输入端接收系统时钟信号，所述第三缓冲器的输入端连接所述第二缓冲器的输出端，所述第三缓冲器的输出端连接所述第四与门的第二输入端；所述第五计算时钟电路包括第五与门和第四缓冲器，所述第五与门的第一输入端接收系统时钟信号，所述第四缓冲器的输入端连接所述第三缓冲器的输出端，所述第四缓冲器的输出端连接所述第五与门的第二输入端。
[0009]在一些实施例中，所述第一计算子电路、第二计算子电路、第三计算子电路、第四计算子电路、第五计算子电路、第六计算子电路、第七计算子电路、第八计算子电路和第九计算子电路的结构均相同，所述计算子电路均包括输入寄存器、乘法器、权重寄存器、部分和寄存器以及求和电路，所述输入寄存器接收待计算数据和对应的计算时钟信号，所述权重寄存器接收权重数据和数据更新时钟信号，所述部分和寄存器接收上一个计算子电路的求和结果，所述乘法器的输入端连接所述输入寄存器的输出端和所述权重寄存器的输出端，所述求和电路的输入端连接所述乘法器的输出端和所述部分和寄存器的输出端，所述求和电路输出求和结果。
[0010]在一些实施例中，所述数据更新时钟电路包括锁存器和第六与门，所述锁存器的第一输入端接收系统时钟信号，所述锁存器的第二输入端接收数据更新启动信号，所述第六与门的第一输入端接收系统时钟信号，所述第六与门的第二输入端与所述锁存器的输出端连接，所述第六与门的输出端输出数据更新时钟信号。
[0011]本专利技术实施例的一方面提供了一种芯片，所述芯片包括如上所述的脉动阵列电路。
[0012]本专利技术实施例的一方面提供了一种低功耗脉动阵列电路控制方法，所述控制方法
包括：输入系统时钟信号和待计算数据，当开始计算时，输入计算启动信号，第一计算子电路接收到第一计算时钟信号，第一计算子电路输出第一求和结果；第二计算子电路接收到第二计算时钟信号，第二计算子电路输出第二求和结果，第三计算子电路接收到第二计算时钟信号和第一求和结果，第三计算子电路输出第三求和结果；第五计算子电路接收到第三计算时钟信号，第五计算子电路输出第五求和结果，第四计算子电路接收到第三计算时钟信号和第二求和结果，第四计算子电路输出第四求和结果，第七计算子电路接收到第三计算时钟信号和第三求和结果，第七计算子电路输出第七求和结果；第六计算子电路接收到第四计算时钟信号和第五求和结果，第六计算子电路输出第六求和结果，第八计算子电路接收到第四计算时钟信号和第四求和结果，第八计算子电路输出第八求和结果；第本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种低功耗脉动阵列电路，其特征在于，所述脉动阵列电路包括：阵列计算电路，所述阵列计算电路用于计算矩阵脉动阵列；数据更新时钟电路，所述数据更新时钟电路的输入端接收数据更新启动信号和系统时钟信号，所述数据更新时钟电路的输出端用于输出数据更新时钟信号至阵列计算电路；第一计算时钟电路、第二计算时钟电路和第三计算时钟电路，所述第一计算时钟电路、第二计算时钟电路和第三计算时钟电路的第一输入端均接收系统时钟信号，当开始计算时，输入计算启动信号，所述第一计算时钟电路的第二输入端接收计算启动信号，所述第二计算时钟电路的第二输入端接收第一次延时后的计算启动信号，所述第三计算时钟电路的第二输入端接收第二次延时后的计算启动信号，所述第一计算时钟电路的输出端输出第一计算时钟信号至阵列计算电路，所述第二计算时钟电路的输出端输出第二计算时钟信号至阵列计算电路，所述第三计算时钟电路的输出端输出第三计算时钟信号至阵列计算电路，阵列计算电路工作。2.根据权利要求1所述的脉动阵列电路，其特征在于，所述阵列计算电路包括第一计算子电路、第二计算子电路、第三计算子电路和第四计算子电路，所述第一计算子电路和第二计算子电路分别接收权重数据，所述第三计算子电路接收第一计算子电路的权重数据和求和结果，所述第四计算子电路接收第二计算子电路的权重数据和求和结果，所述第一计算子电路、第二计算子电路、第三计算子电路和第四计算子电路均接收待计算数据和数据更新时钟信号，所述第一计算子电路接收第一计算时钟信号，所述第二计算子电路和所述第三计算子电路接收第二计算时钟信号，所述第四计算子电路接收第三计算时钟信号。3.根据权利要求2所述的脉动阵列电路，其特征在于，所述阵列计算电路还包括第五计算子电路、第六计算子电路、第七计算子电路、第八计算子电路和第九计算子电路，所述第五计算子电路接收权重数据，所述第六计算子电路接收第五计算子电路的权重数据和求和结果，所述第七计算子电路接收第三计算子电路的权重数据和求和结果，所述第八计算子电路接收第四计算子电路的权重数据和求和结果，所述第九计算子电路接收第六计算子电路的权重数据和求和结果，所述第五计算子电路、第六计算子电路、第七计算子电路、第八计算子电路和第九计算子电路均接收待计算数据和数据更新时钟信号；所述脉动阵列电路还包括第四计算时钟电路和第五计算时钟电路，所述第四计算时钟电路和第五计算时钟电路的第一输入端均接收系统时钟信号，所述第四计算时钟电路的第二输入端接收第三次延时后的计算启动信号，所述第五计算时钟电路的第二输入端接收第四次延时后的计算启动信号，所述第四计算时钟电路的输出端用于输出第四计算时钟信号，所述第五计算时钟电路的输出端用于输出第五计算时钟信号，所述第五计算子电路和所述第七计算子电路接收第三计算时钟信号，所述第六计算子电路和所述第八计算子电路接收第四计算时钟信号，所述第九计算子电路接收第五计算时钟信号。4.根据权利要求3所述的脉动阵列电路，其特征在于，所述第一计算时钟电路包括第一与门，所述第一与门的第一输入端接收系统时钟信号，所述第一与门的第二输入端接收计算启动信号；所述第二计算时钟电路包括第二与门和第一缓冲器，所述第二与门的第一输入端接收系统时钟信号，所述第一缓冲器的输入端接收计算启动信号，所述第一缓冲器的输出端连接所述第二与门的第二输入端；
所述第三计算时钟电路包括第三与门和第二缓冲器，所述第三与门的第一输入端接收系统时钟信号，所述第二缓冲器的输入端连接所述第一缓冲器的输出端，所述第二缓冲器的输出端连接所述第三与门的第二输入端；所述第四计...

【专利技术属性】
技术研发人员：乔树山，张默寒，游恒，尚德龙，周玉梅，
申请(专利权)人：中科南京智能技术研究院，
类型：发明
国别省市：