半导体结构及其制备方法技术

本公开实施例涉及一种半导体结构及其制备方法，半导体结构包括：衬底，衬底包括阵列区和外围区；位线结构，位于阵列区的衬底上，位线结构包括沿远离衬底表面方向依次堆叠的第一介质层与第一导电层；栅极结构，位于外围区的衬底上，栅极结构包括沿远离衬底表面方向依次堆叠的栅介质层、第二导电层以及第二介质层，第二介质层的介电常数大于第一介质层的介电常数。本公开实施例提供的半导体结构至少能够提升半导体结构的可靠性。提升半导体结构的可靠性。提升半导体结构的可靠性。

【技术实现步骤摘要】
半导体结构及其制备方法


[0001]本公开实施例涉及半导体
，特别涉及一种半导体结构及其制备方法。

技术介绍

[0002]DRAM(Dynamic Random Access Memory，动态随机存储器)存储器是一种常见的半导体存储器，通常由核心的阵列区以及外围区两个部分组成。阵列区中设置有位线，位线用于与阵列区的晶体管之间进行信号传输。外围区中设置有栅极结构，栅极结构用于控制外围区的晶体管的导通。在半导体结构的制备过程中，位线与外围区的栅极结构通常是基于同一步骤中形成的膜层制备而成，通过对外围区和阵列区的膜层分别进行图形化工艺，以在外围区形成栅极结构，在阵列区形成位线。
[0003]阵列区的寄生电容的大小以及外围区的漏电流的大小对半导体结构的可靠性具有重要的影响。目前的半导体结构中，半导体结构的可靠性还有待于进一步提高。

技术实现思路

[0004]本公开实施例提供一种半导体结构及其制备方法，至少有利于提高半导体结构的可靠性。
[0005]本公开实施例提供一种半导体结构，包括：衬底，所述衬底包括阵列区和外围区；位线结构，位于所述阵列区的衬底上，所述位线结构包括沿远离所述衬底表面方向依次堆叠的第一介质层与第一导电层；栅极结构，位于所述外围区的衬底上，所述栅极结构包括沿远离所述衬底表面方向依次堆叠的栅介质层、第二导电层以及第二介质层，所述第二介质层的介电常数大于所述第一介质层的介电常数。
[0006]在一些实施例中，第一介质层的材料包括氮化钛，所述第二介质层的材料包括硅掺杂金属氮化物。
[0007]在一些实施例中，第一介质层的厚度不小于所述第二介质层的厚度。
[0008]在一些实施例中，栅极结构还包括：第三导电层，所述第三导电层位于所述第二介质层远离所述衬底表面的一侧。
[0009]在一些实施例中，第一导电层的材料与所述第三导电层的材料相同，且所述第一导电层的厚度等于所述第三导电层的厚度。
[0010]相应地，本公开实施例还提供一种半导体结构的制备方法，包括：提供衬底，所述衬底具有阵列区和外围区；在所述阵列区的衬底上形成位线结构，所述位线结构包括沿远离所述衬底表面方向依次堆叠的第一介质层与第一导电层；在所述外围区的衬底上形成栅极结构，所述栅极结构包括沿远离所述衬底表面方向依次堆叠的第二导电层以及第二介质层，所述第二介质层的介电常数大于所述第一介质层的介电常数。
[0011]在一些实施例中，所述外围区的衬底内包括第一有源区，所述第一有源区包括第一沟道区；所述阵列区的衬底内包括第二有源区，所述第二有源区包括第二沟道区以及位于第二沟道区两侧的第二源漏区，形成所述位线结构与所述栅极结构的方法包括：在所述
阵列区的衬底上形成沿远离所述衬底表面方向依次堆叠的初始第一介质层与初始第一导电层，对所述初始第一介质层与初始第一导电层进行第一图案化工艺，形成与所述第一沟道区正对的所述第一介质层以及所述第一导电层；在所述外围区的衬底上形成沿远离所述衬底表面方向依次堆叠的初始第二导电层以及初始第二介质层，对所述初始第一栅介质层、初始第二导电层以及初始第二介质层进行第二图案化工艺，形成与所述第二沟道区正对的第二导电层以及第二介质层。
[0012]在一些实施例中，形成所述初始第二介质层的步骤在形成所述初始第一介质层的步骤之前，形成所述初始第二介质层的步骤包括：在所述外围区以及所述阵列区的衬底表面形成原始第二导电层；在所述原始第二导电层表面形成原始第二介质层；去除位于所述阵列区的所述原始第二导电层以及所述原始第二介质层，剩余所述原始第二导电层形成所述初始第二导电层，剩余所述原始第二介质层形成所述初始第二介质层。
[0013]在一些实施例中，形成所述初始第一介质层的方法包括：在所述阵列区的衬底上以及所述初始第二介质层表面形成原始第一介质层；在位于所述阵列区的所述原始第一介质层表面形成保护层，所述保护层露出位于所述初始第二介质层表面的所述原始第一介质层；采用湿法刻蚀工艺去除位于所述初始第二介质层表面的所述原始第一介质层，剩余位于所述阵列区的所述原始第一介质层形成所述初始第一介质层。
[0014]在一些实施例中，形成所述第一导电层的方法包括：在所述阵列区的初始第一介质层以及所述外围区的初始第二介质层表面形成初始第一导电层；对位于所述阵列区的所述初始第一导电层进行所述第一图案化工艺以形成所述第一导电层，对位于所述外围区的所述初始第一导电层进行所述第二图案化工艺形成第三导电层，所述第三导电层用于构成所述栅极结构。
[0015]本公开实施例提供的技术方案至少具有以下优点：
[0016]本公开实施例提供的半导体结构中，位线结构中的第一介质层对第一导电层起到扩散阻挡的作用，栅极结构中的第二介质层起到栅介质层的作用。第一介质层的介电常数小于第二介质层的介电常数，即位线结构中的第一介质层的介电常数小，从而可以保证阵列区的寄生电容较小。外围区的第二介质层的介电常数大，能够减小外围区的栅介质层的等效栅氧厚度，在实现阵列区的寄生电容减小的同时，降低外围区的等效栅氧厚度。
附图说明
[0017]一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0018]图1为本公开一实施例提供的一种半导体结构的剖面结构示意图；
[0019]图2至图16为本公开另一实施例提供的一种半导体结构的制备方法中的不同步骤对应的剖面结构示意图。
具体实施方式
[0020]由
技术介绍
可知，目前半导体结构的可靠性有待于进一步提高，分析发现，导致半导体结构的可靠性有待于进一步提高的原因之一在于，目前的半导体结构中，包括阵列区和外围区，阵列区的位线结构与外围区的栅极结构的膜层形成于同一步骤中，因此，二者的各膜层材料与厚度通常一致，其中包括扩散阻挡层。基于公式C＝KS/d(K为极板间介质的介电常数，S为极板面积，d为极板间的距离)，为了保证阵列区的寄生电容值较小，需要设置阵列区的介质层的介质层的介电常数较小。但是，基于公式EOT＝(K
SiO2
/K
hk
)
×
T
HK
(EOT为等效栅氧厚度，K
SiO2
为SiO2的介电常数，K
hk
为高K介质材料的介电常数，T
HK
为高K介质材料的物理厚度)可知，介质层的介电常数越小，则栅介质层的等效栅氧厚度越大。因此，若外围区的介质层的介电常数较小，会导致外围区的等效栅氧厚度过大，可能会导致外围区的栅极结构的栅漏电流过大，可靠性降低的问题。由此可知，现有技术无法在实现阵列区的寄生电本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：衬底，所述衬底包括阵列区和外围区；位线结构，位于所述阵列区的衬底上，所述位线结构包括沿远离所述衬底表面方向依次堆叠的第一介质层与第一导电层；栅极结构，位于所述外围区的衬底上，所述栅极结构包括沿远离所述衬底表面方向依次堆叠的第二导电层以及第二介质层，所述第二介质层的介电常数大于所述第一介质层的介电常数。2.根据权利要求1所述的半导体结构，其特征在于，所述第一介质层的材料包括氮化钛，所述第二介质层的材料包括硅掺杂金属氮化物。3.根据权利要求2所述的半导体结构，其特征在于，所述第一介质层的厚度不小于所述第二介质层的厚度。4.根据权利要求1
‑
3中任一项所述的半导体结构，其特征在于，所述栅极结构还包括：第三导电层，所述第三导电层位于所述第二介质层远离所述衬底表面的一侧。5.根据权利要求4所述的半导体结构，其特征在于，所述第一导电层的材料与所述第三导电层的材料相同，且所述第一导电层的厚度等于所述第三导电层的厚度。6.一种半导体结构的制备方法，其特征在于，包括：提供衬底，所述衬底具有阵列区和外围区；在所述阵列区的衬底上形成位线结构，所述位线结构包括沿远离所述衬底表面方向依次堆叠的第一介质层与第一导电层；在所述外围区的衬底上形成栅极结构，所述栅极结构包括沿远离所述衬底表面方向依次堆叠的栅介质层、第二导电层以及第二介质层，所述第二介质层的介电常数大于所述第一介质层的介电常数。7.根据权利要求6所述的半导体结构的制备方法，其特征在于，所述外围区的衬底内包括第一有源区，所述第一有源区包括第一沟道区；所述阵列区的衬底内包括第二有源区，所述第二有源区包括第二沟道区以及位于第二沟道区两侧的第二源漏区，形成所述位线结构与所述栅极结构的方法包括：在所述阵列区的衬底上形成沿远离所述衬底表面方向依次堆叠的初始...

【专利技术属性】
技术研发人员：刘海江，林红波，
申请(专利权)人：长鑫科技集团股份有限公司，
类型：发明
国别省市：