一种用于信道间通信的共享总线，包括两个或更多个具有信号处理元件的信道，使得每个信道被配置为接收和处理传入的特定于信道的信号。序列生成器被配置为生成适于测试信道的信号处理元件的测试序列。错误检查器被配置为对传入的特定于信道的信号进行错误检查。共享总线连接到所述两个或更多个信道以将传入的特定于信道的信号传送到错误检查器并将测试序列传送到信道的信号处理元件。一个或多个上拉电阻器和/或端接电阻器连接到共享总线。总线可以包括时钟信号路径和数据信号路径。测试序列可以是伪随机位序列。总线接口包括级联布置的集电极开路电流模式逻辑驱动器。的集电极开路电流模式逻辑驱动器。的集电极开路电流模式逻辑驱动器。
【技术实现步骤摘要】
【国外来华专利技术】用于多信道通信的高速管芯上共享总线
[0001]本专利技术涉及信道间通信，尤其涉及在错误检查和测试信号生成期间使用的共享总线。
技术介绍
[0002]半导体不断增加功能性和复杂性。为了提高测试效率，最终用户请求内置诊断特征以快速调试他们的系统而无需布置和连接复杂且昂贵的测试装备。在数据中心，这意味着能够断开性能不佳的链路，注入已知的数据模式(诸如伪随机位序列(PRBS)生成器)，并检查各个位置的位错误以成功调试链路。
[0003]图1图示了具有共同集成的诊断元件的示例性现有技术多信道通信系统。如图所示，这个示例实施例在具有四个信道104A、104B、104C和104D的光通信系统中。每个信道可以包括发送和接收组件以适应传入和传出数据传输。向接收器的电气元件提供电信号，诸如从输入端108上的光电检测器和跨阻抗放大器(未示出)到AFE(模拟前端)112，AFE处理模拟信号并将其转换为数字信号。数字信号被提供给恢复时钟和数据的CDR(时钟数据恢复)电路116，这两者都被提供给驱动器120，该驱动器120被配置为放大用于下游组件的信号。
[0004]诊断元件被示为具有连接到驱动器120的序列生成器124和错误检查器128，每个都具有两条路径132、136连接到驱动器120。这些路径132、136是高速路径并且因此必须在维度上配置为处置高速操作。存在与每个信道相关联的序列生成器124和错误检查器128。因此，图1的系统将具有四个序列生成器124和四个错误检查器128。虽然这个系统对于分配750μm的信道间距的现有技术系统来说是可以接受的，但是当由于信号路径和诊断元件的组合尺寸而导致可用区域较少时，这种物理布置变得不可能。例如，诊断系统约占可用面积的2/3。
[0005]同时，管芯尺寸，尤其是信道间距，预计不会增长，这些因素必须与行业标准组件相符(在光学方面，信道间距仅为250um)。即使对于集成了CDR功能和电光转换(E到O)的当前一代的数据通信芯片，反之亦然(O到E)，芯片尺寸非常长(2:1比率)，没有为诊断块留出空间。还应当注意的是，诊断块是常常被忽视的复杂子系统，因此非常大。如下图2中所示，诊断元件必须移到一边，这会产生新问题：来回传输高速数据。
[0006]图2图示了当每个信道分配的信道宽度为250μm时的替代现有技术设计。在这个布局中，诊断元件204、208被迫离开信道，因此每个信道要求两条通信路径，从而导致总共16对受控的阻抗迹线(通信路径)(两个用于NRZ流)，迹线必须能够且调整尺寸适合高速通信以到达每个信道104A、104B、104C、104D。这些信令迹线路径必须行进数毫米的距离，这要求阻抗受控的传输线。每个信道具有连接到专用于每个信道的诊断元件204、208的两个差分对。因此，存在与每个信道相关联的诊断元件204、208。在四信道系统中，其中诊断元件204、208的四个集合使得每个信道104A、104B、104C、104D将各自具有相关联的诊断元件204、208。这种布置消耗空间、功率资源，并且给定狭窄的信道宽度空间分配，可能位于管芯外。
[0007]虽然包括内置诊断特征是已知的，但随着向新的多级调制方案(NRZ到PAM
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4)的过
渡，复杂性大大增加并变得更加复杂。在芯片上，这要求占用大量空间的多条并行高速路径。例如，30Gb/s的每条路径宽度将是30μm，以避免不想要的信号完整性损失。这个路径尺寸将重复八次，导致总路径宽度不期望地占用过多空间，并且会不适合250μm信道宽度分配。
技术实现思路
[0008]为了克服现有技术的缺点并提供附加的好处，公开了一种用于信道间通信的共享总线。在一个实施例中，用于信道间通信的共享总线包括两个或更多个具有信号处理元件的信道。每个信道被配置为接收和处理传入的特定于信道的信号。序列生成器被配置为生成适于测试信道的信号处理元件的测试序列。错误检查器被提供并配置为分析传入的特定于信道的信号的错误。共享总线连接到两个或更多个信道以将传入的特定于信道的信号传送到错误检查器并将测试序列传送到信道的信号处理元件。这个实施例的一部分也是连接到共享总线的一个或多个负载。负载可以是一个或多个电阻器、一个或多个电阻器和峰值电感器或任何其它类型的负载。
[0009]在一个实施例中，总线由时钟信号路径和数据信号路径组成。测试序列可以是伪随机位序列。选择负载(诸如上拉电阻器)的尺寸、位置和数量以优化反射和抖动。在一个实施例中，错误检查器被配置为将传入的特定于信道的信号与由序列生成器生成的已知的特定于信道的信号进行比较以检测错误。在一种配置中，每个信道具有总线接口，包括级联布置的集电极开路电流模式逻辑驱动器。
[0010]还公开了一种通过共享总线进行信道间通信的方法。这种方法的一个实施例包括为所选择的信道发起错误检查模式。对于选择的信道，允许通过共享总线发送或接收数据，而对于未被选择的信道，禁止通过共享总线发送或接收数据。用序列生成器生成序列数据，并通过共享总线将序列数据从序列生成器传输到所选择的信道。然后用所选择的数据处理序列数据以创建经处理的序列数据，并通过将经处理的序列数据与序列数据进行比较来对经处理的序列数据进行错误检查。
[0011]在一个实施例中，总线由时钟信号路径和数据信号路径组成。测试序列可以是伪随机位序列。选择负载的尺寸、位置和数量以优化反射和抖动。如权利要求7所述的方法，其中错误检查器被配置为将传入的特定于信道的信号与由序列生成器生成的已知的特定于信道的信号进行比较以检测错误。在一种配置中，每个信道具有总线接口，其包括级联布置的集电极开路电流模式逻辑驱动器。
[0012]还公开了一种信道间通信系统，包括两个或更多个数据通信信道，每个数据通信信道具有数据处理组件。总线驱动器与每个信道相关联，使得总线驱动器被配置为占用或释放总线并通过共享总线发送或接收数据。共享总线连接到与每个信道相关联的总线驱动器，使得共享总线还连接到错误检查器和被配置为生成序列数据的序列生成器中的至少一个。
[0013]如本文所讨论的，共享总线是双导体总线，其由时钟信号路径和数据信号路径组成。序列生成器可以被配置为生成伪随机位序列并且可以使用与序列生成器相关联的总线驱动器通过共享总线进行传输。这个系统还可以包括连接到共享总线的两个或更多个上拉电阻器。在一种配置中，错误检查器被配置为在由数据处理组件处理之后处理由序列生成
器生成的序列数据以检测错误。该系统可以包括一个或多个连接到共享总线的端接电阻器，以减少反射和抖动。
[0014]在检查以下附图和详细描述后，本专利技术的其它系统、方法、特征和优点对于本领域技术人员来说将是或将变得显而易见。所有这些附加的系统、方法、特征和优点都旨在包括在本说明书中、在本专利技术的范围内，并受到所附权利要求的保护。
附图说明
[0015]图中的组件不一定按比例绘制，而是将重点放在说明本专利技术的原理上。在附图中，相同的附图标记在不同的视图中指示对应的部分。
[0016]图本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】1.一种用于信道间通信的共享总线，包括：两个或更多个具有信号处理元件的信道，每个信道被配置为接收和处理传入的特定于信道的信号；序列生成器，被配置为生成适于测试信道的所述信号处理元件的测试序列；错误检查器，被配置为对传入的特定于信道的信号进行错误检查；共享总线，连接到所述两个或更多个信道：将传入的特定于信道的信号传送到所述错误检查器；以及将所述测试序列传送到信道的所述信号处理元件；一个或多个电子负载电路上拉电阻器，连接到所述共享总线。2.如权利要求1所述的共享总线，其中所述总线由时钟信号路径和数据信号路径组成。3.如权利要求1所述的共享总线，其中所述测试序列是伪随机位序列。4.如权利要求1所述的共享总线，其中选择电子负载电路以优化反射和抖动，并且电子负载电路可以包括一个或多个电阻器、电阻器与峰值电感器的一个或多个组合、或包括多个活动设备之一的活动负载，诸如但不限于HBT晶体管的双极或CMOS。5.如权利要求1所述的共享总线，其中错误检查器被配置为将所述传入的特定于信道的信号与由序列生成器生成的已知的特定于信道的信号进行比较以检测错误。6.如权利要求1所述的共享总线，其中每个信道具有总线接口，所述总线接口包括级联布置的集电极开路电流模式逻辑驱动器。7.一种通过共享总线进行信道间通信的方法，包括：为选择的信道发起错误检查模式；对于所述选择的信道，允许通过所述共享总线发送或接收数据；对于未被选择的信道，禁止通过所述共享总线发送或接收数据；用序列生成器生成序列数据；通过所述共享总线将序列数据从所述序列生成器发送到所述选择的信道；用所述选择的数据来处理所述序列数据以创建经处理的序列数据；通过将所述经处理的序列数据与所述序列数据进行比较来对所述经处理的序列数据进行错误检查。8.如权利要求7所述...
【专利技术属性】
技术研发人员：B，
申请(专利权)人：MACOM技术解决方案控股公司，
类型：发明
国别省市：
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