一种存内乘法计算电路及存储器制造技术

本发明专利技术公开了一种存内乘法计算电路及存储器，涉及集成电路技术领域，存内乘法计算电路包括：第一存储模块、第二存储模块、第一计算电路、第二计算电路和第三计算电路，第一输入数据控制第一计算电路、第二计算电路和第三计算电路输出第一输出电流，第二输入数据控制第一计算电路、第二计算电路和第三计算电路输出第二输出电流；第一开关、第二开关和第三开关，第一开关控制第一计算电路输出，第二开关控制第二计算电路输出，第三开关控制第三计算电路输出，第一开关、第二开关和第三开关的输出端相互连接，第一存储模块控制第一开关的开断，第二存储模块控制第二开关和第三开关的开断，第一开关、第二开关和第三开关的输出端电流之和为计算结果。和为计算结果。和为计算结果。

【技术实现步骤摘要】
一种存内乘法计算电路及存储器


[0001]本专利技术涉及集成电路
，尤其涉及一种存内乘法计算电路及存储器。

技术介绍

[0002]传统计算数据的方式是仅通过处理器来计算，由于神经网络的发展，在数据量大时，处理量过大，处理器的处理速度跟不上，而存内计算电路避免了数据的跨存储结构传输，在结构上具有天然的低延时、低能耗优势，因此存内计算电路目前受到产业界和学术界的广泛关注。现有的存内计算电路在计算多比特数据时也存在一定的数据输入和计算延时，为了减少相应的数据延时，本设计提出了一种支持2bit输入数据与2bit权重数据进行乘累加运算的存内计算电路。

技术实现思路

[0003]本专利技术的目的在于提供一种存内乘法计算电路及存储器，可进行2bit输入数据与2bit权重数据乘累加运算，以减少数据输入延时和计算延时。
[0004]为解决上述技术问题，本专利技术采用如下技术方案：
[0005]本专利技术实施例的一方面提供了一种存内乘法计算电路，所述存内乘法计算电路包括：第一存储模块和第二存储模块，所述第一存储模块和第二存储模块的一端连接第一位线，所述第一存储模块和第二存储模块的另一端连接第二位线，所述第一存储模块存储第一权重数据，所述第二存储模块存储第二权重数据；结构相同的第一计算电路、第二计算电路和第三计算电路，所述第一计算电路、第二计算电路和第三计算电路的输入端均连接电源，所述第一计算电路、第二计算电路和第三计算电路的第一控制端均连接输入第一输入数据的第一全局位线，所述第一计算电路、第二计算电路和第三计算电路的第二控制端均连接输入第二输入数据的第二全局位线，所述第一输入数据控制所述第一计算电路、第二计算电路和第三计算电路输出第一输出电流，所述第二输入数据控制所述第一计算电路、第二计算电路和第三计算电路输出第二输出电流；第一开关、第二开关和第三开关，所述第一开关的输入端连接第一计算电路的输出端，所述第二开关的输入端连接第二计算电路的输出端，所述第三开关的输入端连接第三计算电路的输出端，所述第一开关、第二开关和第三开关的输出端相互连接，所述第一存储模块控制所述第一开关的开断，所述第二存储模块控制所述第二开关和第三开关的开断，所述第一开关、第二开关和第三开关的输出端电流值之和为计算结果。
[0006]在一些实施例中，所述第一存储模块与所述第二存储模块的结构相同，所述第一存储模块包括第四开关、第五开关和存储电路，所述第四开关的一端连接所述存储电路的一端，所述第四开关的另一端连接所述第一位线，所述第五开关的一端连接所述存储电路的另一端，所述第五开关的另一端连接所述第二位线。
[0007]在一些实施例中，所述存储电路包括第一NMOS管、第一PMOS管、第二NMOS管和第二PMOS管，所述第一NMOS管的栅极连接所述第一PMOS管的栅极、第二PMOS管的漏极、第二NMOS
管的漏极和第五开关的一端，所述第二NMOS管的栅极连接所述第二PMOS管的栅极、第一PMOS管的漏极、第一NMOS管的漏极和第四开关的一端，所述第一PMOS管和第二PMOS管的源极均连接电源，所述第一NMOS管和第二NMOS管的源极均接地。
[0008]在一些实施例中，所述存内乘法计算电路还包括第六开关和第七开关，所述第六开关的两端分别连接第一位线和第一全局位线，所述第七开关的两端分别连接第二位线和第二全局位线。
[0009]在一些实施例中，所述第一开关、第二开关和第三开关均采用PMOS管，所述第四开关、第五开关、第六开关和第七开关均采用NMOS管。
[0010]在一些实施例中，所述存内乘法计算电路还包括第八开关和第九开关，所述第八开关的一端连接第一位线，所述第八开关的另一端连接所述第一开关的控制端，所述第九开关的一端连接第二位线，所述第九开关的另一端连接所述第二开关和第三开关的控制端。
[0011]在一些实施例中，所述第八开关和第九开关均采用传输门。
[0012]在一些实施例中，所述第一计算电路包括第三PMOS管和第四PMOS管，所述第三PMOS管的源极连接所述第四PMOS管的源极和电源，所述第三PMOS管的漏极连接所述第四PMOS管的漏极和所述第一开关的输入端；所述第二计算电路包括第五PMOS管和第六PMOS管，所述第五PMOS管的源极连接所述第六PMOS管的源极和电源，所述第五PMOS管的漏极连接所述第六PMOS管的漏极和所述第二开关的输入端；所述第三计算电路包括第七PMOS管和第八PMOS管，所述第七PMOS管的源极连接所述第八PMOS管的源极和电源，所述第七PMOS管的漏极连接所述第八PMOS管的漏极和所述第三开关的输入端；所述第三PMOS管的栅极、第六PMOS管的栅极和第七PMOS管的栅极均连接输入第一输入数据的第一全局位线，第四PMOS管的栅极、第五PMOS管的栅极和第八PMOS管的栅极均连接输入第二输入数据的第二全局位线。
[0013]在一些实施例中，所述第三PMOS管的沟道宽长比值∶第四PMOS管的沟道宽长比值∶第五PMOS管的沟道宽长比值∶第六PMOS管的沟道宽长比值∶第七PMOS管的沟道宽长比值∶第八PMOS管的沟道宽长比值为1∶2∶2∶1∶1∶2。
[0014]本专利技术实施例的一方面提供了一种存储器，所述存储器包括如上所述的存内乘法计算电路。
[0015]根据本专利技术实施例的一种存内乘法计算电路及存储器，至少具有如下有益效果：本申请可同时进行2bit输入数据和2bit权重数据的乘累加计算，相较于单bit计算结构可减少数据输入的延时和计算延时，有助于提升系统的数据吞吐量。用于计算的第一计算电路、第二计算电路、第三计算电路、第一开关、第二开关和第三开关仅由9个PMOS晶体管构成，结构简单。
[0016]应当理解的是，以上的一般描述和后文的细节描述仅是示例性的，并不能限制本公开。
附图说明
[0017]为了更清楚地说明本申请实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本
领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0018]图1为根据实施例的存内乘法计算电路原理图。
具体实施方式
[0019]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0020]术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括一个或者更多个该特征。在本专利技术的描述中，除非另有说明，“多个”的含义是两个或两个以上。
[0021]在本专利技术的描述中，需要说明的是，除非另有明确的规定和本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存内乘法计算电路，其特征在于，所述存内乘法计算电路包括：第一存储模块和第二存储模块，所述第一存储模块和第二存储模块的一端连接第一位线，所述第一存储模块和第二存储模块的另一端连接第二位线，所述第一存储模块存储第一权重数据，所述第二存储模块存储第二权重数据；结构相同的第一计算电路、第二计算电路和第三计算电路，所述第一计算电路、第二计算电路和第三计算电路的输入端均连接电源，所述第一计算电路、第二计算电路和第三计算电路的第一控制端均连接输入第一输入数据的第一全局位线，所述第一计算电路、第二计算电路和第三计算电路的第二控制端均连接输入第二输入数据的第二全局位线，所述第一输入数据控制所述第一计算电路、第二计算电路和第三计算电路输出第一输出电流，所述第二输入数据控制所述第一计算电路、第二计算电路和第三计算电路输出第二输出电流；第一开关、第二开关和第三开关，所述第一开关的输入端连接第一计算电路的输出端，所述第二开关的输入端连接第二计算电路的输出端，所述第三开关的输入端连接第三计算电路的输出端，所述第一开关、第二开关和第三开关的输出端相互连接，所述第一存储模块控制所述第一开关的开断，所述第二存储模块控制所述第二开关和第三开关的开断，所述第一开关、第二开关和第三开关的输出端电流值之和为计算结果。2.根据权利要求1所述的存内乘法计算电路，其特征在于，所述第一存储模块与所述第二存储模块的结构相同，所述第一存储模块包括第四开关、第五开关和存储电路，所述第四开关的一端连接所述存储电路的一端，所述第四开关的另一端连接所述第一位线，所述第五开关的一端连接所述存储电路的另一端，所述第五开关的另一端连接所述第二位线。3.根据权利要求2所述的存内乘法计算电路，其特征在于，所述存储电路包括第一NMOS管、第一PMOS管、第二NMOS管和第二PMOS管，所述第一NMOS管的栅极连接所述第一PMOS管的栅极、第二PMOS管的漏极、第二NMOS管的漏极和第五开关的一端，所述第二NMOS管的栅极连接所述第二PMOS管的栅极、第一PMOS管的漏极、第一NMOS管的漏极和第四开关的一端，所述第一PMOS管和第二PMOS管的源极均连接电源，所述第一NMOS管和第二NMOS管的源极均接地。4.根据权利要求2所述的存...

【专利技术属性】
技术研发人员：周玉梅，黎涛，游恒，尚德龙，
申请(专利权)人：中科南京智能技术研究院，
类型：发明
国别省市：