高精度雷达信号运算芯片的数据处理架构和运算芯片系统技术方案

本发明专利技术公开了一种高精度雷达信号运算芯片的数据处理架构，包括：连接为阵列的若干个PE单元及多个超级计算单元；超级计算单元内集成有除法器和开根号器；PE单元包括单精度浮点加法器、乘法器、数据选择器MUX0～MUX2、D触发器、单精度浮点数据端口A、B、C、D、E、S、M及控制MUX0～MUX2的PE功能控制端口M0～M2；PE单元通过端口M0～M2的不同配置方式实现实数运算功能，且通过阵列中不同位置、不同数量的PE单元组合及运算方式的不同配置实现复数运算功能。本发明专利技术能实现高速浮点实数或复数基本运算，具备雷达常用算法、计算通用性。计算通用性。计算通用性。

【技术实现步骤摘要】
高精度雷达信号运算芯片的数据处理架构和运算芯片系统


[0001]本专利技术属于雷达信号处理领域，具体涉及一种高精度雷达信号运算芯片的数据处理架构和运算芯片系统。

技术介绍

[0002]CGRA全称Coarse
‑
grained Reconfigurable Architecture，叫做可重构计算，是一种兼顾灵活性和高能效的高算力架构。CGRA在硬件运行时通过软件定义来配置处理元素(Processing Element,PE)的功能和互联，使得芯片制造后仍然可以定制功能，提高灵活性。该技术能够针对不同的领域定制PE单元以及可重构结构，确保数据处理能高效地进行。
[0003]常规的雷达信号处理系统都以FPGA或者DSP作为处理器，但是均具有局限性。两者的浮点运算资源有限，无法进行高速并行的浮点运算。FPGA浮点运算单元并不是硬核，每次调用需要调用其DSP核以及其周围外围电路重新布局布线，这注定它的速度上限不会很高。DSP则受限其指令调用影响，每做一次运算都需要等待相应指令，那么算法的复杂度越高，运算量越大，DSP效率越低。
[0004]中国科学技术大学公开的专利文献“面向深度学习的粗粒度可重构阵列系统及计算方法”(专利申请号CN202210798554.5，公开号CN115168284A)中公布了一种面向深度学习的可重构计算阵列设计方法，该方法通过指令重构PE单元，数据在PE阵列里得到并行运算，该方法可以加速算法的计算速度。待处理数据从DinFIFOs输入到PE阵列计算，计算后的数据输出到DoutFIFOs，数据在计算过程中不需要等待指令。该方法比传统的以FPGA和DSP作为处理器的雷达处理系统相比拥有更快的处理速度。
[0005]但是该方法的PE单元是针对定点数设计，不具备高精度的需求，且采集的雷达信号数据多为复数数据，该方法不能通过指令把阵列重构成为实数处理阵列或者复数处理阵列，不具备雷达常用算法、计算的通用性。

技术实现思路

[0006]为了解决现有技术中存在的上述问题，本专利技术提供了一种高精度雷达信号运算芯片的数据处理架构和运算芯片系统。本专利技术要解决的技术问题通过以下技术方案实现：
[0007]第一方面，本专利技术实施例提供了一种高精度雷达信号运算芯片的数据处理架构，包括：
[0008]连接为阵列的若干个PE单元，以及多个超级计算单元；
[0009]其中，每个超级计算单元内集成有除法器和开根号器；每个PE单元包括单精度浮点加法器、单精度浮点乘法器、数据选择器MUX0～MUX2、D触发器、单精度浮点数据端口A、B、C、D、E、S、M，以及分别对数据选择器MUX0～MUX2进行控制的PE功能控制端口M0～M2；端口A、B、C为数据输入端口；端口D、E为PE单元间数据传递端口；端口S为数据输出端口；端口M为单精度乘法器的输出端口；每个PE单元通过端口M0～M2的不同配置方式实现包括实数乘法、实数加法、实数减法、实数乘加、实数乘减、实数乘法累加、实数累加在内的实数运算功能，
且通过所述阵列中不同位置、不同数量的PE单元组合以及运算方式的不同配置，实现包括复数乘法、复数加法、复数乘加、复数乘累加、基
‑
2蝶形运算在内的复数运算功能。
[0010]在本专利技术的一个实施例中，端口M0用于控制PE单元中加法器的一端输入为乘法器输出数据、端口A的数据或者端口D的数据；端口M1用于控制PE单元中加法器的另一端输入为端口B、C、E或者S的数据；端口M2用于控制PE单元中D触发器的输入为加法器输出或者乘法器输出。
[0011]在本专利技术的一个实施例中，所述每个PE单元通过端口M0～M2的不同配置方式实现包括实数乘法、实数加法、实数减法、实数乘加、实数乘减、实数乘法累加、实数累加在内的实数运算功能，包括：
[0012]针对实数乘法，任意配置端口M0和M1的数据；通过端口M2配置数据选择器MUX2，使得数据选择器MUX2输出PE单元的乘法器输出数据；
[0013]针对实数加法和实数减法，通过端口M0配置数据选择器MUX0，使数据选择器MUX0输出端口A或者端口D的数据；通过端口M1配置数据选择器MUX1，使数据选择器MUX1输出端口B、C或者E的数据；通过端口M2配置数据选择器MUX2，使数据选择器MUX2输出PE单元的加法器输出数据；
[0014]针对实数乘加和实数乘减，通过端口M0配置数据选择器MUX0，使数据选择器MUX0输出数据为PE单元的乘法器输出数据；通过端口M1配置数据选择器MUX1，使数据选择器MUX1输出端口C或者E的数据；通过端口M2配置数据选择器MUX2，使数据选择器MUX2输出PE单元的加法器输出数据；
[0015]针对实数乘法累加，通过端口M0配置数据选择器MUX0，使数据选择器MUX0输出数据为PE单元的乘法器输出数据；通过端口M1配置数据选择器MUX1，使数据选择器MUX1输出D触发器输出数据；通过端口M2配置数据选择器MUX2，使数据选择器MUX2输出PE单元的加法器输出数据；
[0016]针对实数累加，通过端口M0配置数据选择器MUX0，使数据选择器MUX0输出数据为端口A或者端口D的数据；通过端口M1配置数据选择器MUX1，使数据选择器MUX1输出D触发器输出数据；通过端口M2端口配置数据选择器MUX2，使数据选择器MUX2输出PE单元的加法器输出数据。
[0017]在本专利技术的一个实施例中，若干个PE单元连接的阵列的同一行中，前一PE单元的端口S和后一PE单元的端口D连接，且前一PE单元的端口E和后一PE单元的端口M连接。
[0018]在本专利技术的一个实施例中，通过所述阵列中不同位置、不同数量的PE单元组合以及运算方式的不同配置，实现复数乘法功能，包括：
[0019]将所述阵列中相邻的上下左右四个PE单元组合为一个复数乘法单元，根据PE单元对应实数运算功能的配置方式，将所述复数乘法单元中左上角的PE单元配置为乘减器，将左下角的PE单元配置为乘加器，将右上角和右下角的PE单元配置为乘法器。
[0020]在本专利技术的一个实施例中，通过所述阵列中不同位置、不同数量的PE单元组合以及运算方式的不同配置，实现复数加法功能，包括：
[0021]将所述阵列中相邻的上下两个PE单元组合为一个复数加法单元，根据PE单元对应实数运算功能的配置方式，将所述复数加法单元中两个PE单元均配置为加法器。
[0022]在本专利技术的一个实施例中，通过所述阵列中不同位置、不同数量的PE单元组合以
及运算方式的不同配置，实现复数乘加功能，包括：
[0023]将所述阵列中相邻的上下左右四个PE单元组合为一个复数乘加单元，根据PE单元对应实数运算功能的配置方式，将所述复数乘加单元中左上角的PE单元配置为乘减器，将左下角的PE单元配置为乘加器，将右上角和右下角的PE单元配置为加法器。
[0024]在本专利技术的一个实施例中，通过所述阵列中不同位置、不同数量的PE单元组本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高精度雷达信号运算芯片的数据处理架构，其特征在于，包括：连接为阵列的若干个PE单元，以及多个超级计算单元；其中，每个超级计算单元内集成有除法器和开根号器；每个PE单元包括单精度浮点加法器、单精度浮点乘法器、数据选择器MUX0～MUX2、D触发器、单精度浮点数据端口A、B、C、D、E、S、M，以及分别对数据选择器MUX0～MUX2进行控制的PE功能控制端口M0～M2；端口A、B、C为数据输入端口；端口D、E为PE单元间数据传递端口；端口S为数据输出端口；端口M为单精度乘法器的输出端口；每个PE单元通过端口M0～M2的不同配置方式实现包括实数乘法、实数加法、实数减法、实数乘加、实数乘减、实数乘法累加、实数累加在内的实数运算功能，且通过所述阵列中不同位置、不同数量的PE单元组合以及运算方式的不同配置，实现包括复数乘法、复数加法、复数乘加、复数乘累加、基
‑
2蝶形运算在内的复数运算功能。2.根据权利要求1所述的高精度雷达信号运算芯片的数据处理架构，其特征在于，端口M0用于控制PE单元中加法器的一端输入为乘法器输出数据、端口A的数据或者端口D的数据；端口M1用于控制PE单元中加法器的另一端输入为端口B、C、E或者S的数据；端口M2用于控制PE单元中D触发器的输入为加法器输出或者乘法器输出。3.根据权利要求2所述的高精度雷达信号运算芯片的数据处理架构，其特征在于，所述每个PE单元通过端口M0～M2的不同配置方式实现包括实数乘法、实数加法、实数减法、实数乘加、实数乘减、实数乘法累加、实数累加在内的实数运算功能，包括：针对实数乘法，任意配置端口M0和M1的数据；通过端口M2配置数据选择器MUX2，使得数据选择器MUX2输出PE单元的乘法器输出数据；针对实数加法和实数减法，通过端口M0配置数据选择器MUX0，使数据选择器MUX0输出端口A或者端口D的数据；通过端口M1配置数据选择器MUX1，使数据选择器MUX1输出端口B、C或者E的数据；通过端口M2配置数据选择器MUX2，使数据选择器MUX2输出PE单元的加法器输出数据；针对实数乘加和实数乘减，通过端口M0配置数据选择器MUX0，使数据选择器MUX0输出数据为PE单元的乘法器输出数据；通过端口M1配置数据选择器MUX1，使数据选择器MUX1输出端口C或者E的数据；通过端口M2配置数据选择器MUX2，使数据选择器MUX2输出PE单元的加法器输出数据；针对实数乘法累加，通过端口M0配置数据选择器MUX0，使数据选择器MUX0输出数据为PE单元的乘法器输出数据；通过端口M1配置数据选择器MUX1，使数据选择器MUX1输出D触发器输出数据；通过端口M2配置数据选择器MUX2，使数据选择器MUX2输出PE单元的加法器输出数据；针对实数累加，通过端口M0配置数据选择器MUX0，使数据选择器MUX0输出数据为端口A或者端口D的数据；通过端口M1配置数据选择器MUX1，使数据选择器MUX1输出D触发器输出数据；通过端口M2端口配置数据选择器MUX2，使数据选择器MUX2输出PE单元的加法器输出数据。4.根据权利要求3所述的高精度雷达信号运...

【专利技术属性】
技术研发人员：肖国尧，肖凯，全英汇，赵佳琪，于沅弘，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：