一种半导体器件及其三维堆叠制造方法技术

本发明专利技术提供了一种半导体器件及其三维堆叠制造方法。本发明专利技术的半导体器件的三维堆叠制造方法，包括如下步骤：S1：在第一衬底上制作多个通孔，在每一通孔的侧壁生长绝缘层；S2：将第一衬底背面减薄至通孔露出，在第一衬底背面生长绝缘层；S3：制作第二衬底，并将第一衬底与第二衬底键合；S4：在每一通孔侧壁的绝缘层上依次生长阻挡层和种子层；S5：在每一通孔中填充互连金属。本发明专利技术的三维堆叠制造方法能够有效降低TSV背面减薄露头的工艺控制难度以及光刻和堆叠键合时对准精度的工艺难度，同时有效提高半导体器件三维垂直互连的连通率，具有良好的可扩展性，可扩展到多层芯片的三维堆叠集成中。中。中。

【技术实现步骤摘要】
一种半导体器件及其三维堆叠制造方法


[0001]本专利技术涉及微电子三维集成
，尤其是涉及一种半导体器件及其三维堆叠制造方法。

技术介绍

[0002]随着晶体管特征尺寸的不断减小，摩尔定律逐渐走向尽头，而三维集成技术通过将二维平面晶体硅集成扩展为三维立体集成，是超越摩尔定律的有效技术途径。三维垂直集成技术是通过键合技术、层间通孔或硅通孔(TSV)等关键技术，将芯片实现三维垂直互连。
[0003]现有的半导体器件三维堆叠方法可以概括为以下几种：
[0004]1)首先在第一衬底上加工好完整的TSV结构，再与第二衬底进行键合集成。该方式是目前常用的三维垂直集成方法，然而存在一定局限性。例如，对于盘状TSV，在堆叠键合时，需要进行介质
‑
介质和金属
‑
金属的混合键合，混合键合工艺难度大，或者需要额外制造特殊键合材料来进行堆叠键合，使得制造工艺复杂度增加；同时，通过键合工艺实现各堆叠衬底的垂直互连，键合工艺直接影响垂直互连连通率。对于环状TSV，TSV金属填充完后，衬底背面减薄工艺难度很大，对减薄本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件的三维堆叠制造方法，其特征在于，包括如下步骤：S1：在第一衬底上制作多个通孔，在每一通孔的侧壁生长绝缘层；S2：将第一衬底背面减薄至通孔露出，在第一衬底背面生长绝缘层；S3：制作第二衬底，并将第一衬底与第二衬底键合；S4：在每一通孔侧壁的绝缘层上依次生长阻挡层和种子层；S5：在每一通孔中填充互连金属。2.根据权利要求1所述的三维堆叠制造方法，其特征在于，步骤S1中，第一衬底的材料为硅、玻璃、石英或陶瓷；通孔的制作方法包括深反应离子刻蚀、BOSCH工艺或激光打孔。3.根据权利要求1所述的三维堆叠制造方法，其特征在于，步骤S1和步骤S2中，绝缘层的材料为SiO2、Si3N4或聚对二甲苯；绝缘层的生长方法包括热氧化、CVD、LPCVD、PECVD或真空气相沉积。4.根据权利要求1所述的三维堆叠制造方法，其特征在于，步骤S3中，第二衬底的制备方法包括CMOS工艺；第一衬底与第二衬底的键合方法包括硅硅键合、阳极键合、金硅键合、金金键合、金锡键合、金铟键合、铜铜热压键合或聚合物晶圆键合。5.根据权利要求1所述的三维堆叠制造方法，其特征在于，步骤S4中，阻挡层的材料为Ta、TaN/Ta、TiN、TiW、Cr或Ti；种子层的材料为Cu、W或导电聚合物；阻挡层和种子层的生长...

【专利技术属性】
技术研发人员：焦斌斌，乔靖评，刘瑞文，云世昌，孔延梅，杜向斌，叶雨欣，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：