用于反相器的电路和上拉/下拉电路制造技术

公开一种电路，包括：反相器，其包括第一和第二反相器晶体管，所述第一和第二反相器晶体管各自具有：共同连接到驱动节点的栅极端、连接到相应第一和第二电压轨的源极端以及连接到共同第一电阻器的漏极端，其中反相器输出节点连接在所述第一电阻器与所述晶体管中的短路晶体管的所述漏极端之间；系结晶体管，其连接在所述驱动节点与所述电压轨之间，所述短路晶体管连接到所述电压轨；偏置电路，其连接到所述系结晶体管的控制端，并且被配置成由本地驱动信号控制且响应于所述驱动信号具有第一状态而将所述系结晶体管控制端偏置到某一电压，以使得所述系结晶体管系结相关电压轨的所述驱动节点；以及用于提供所述本地驱动信号的电路。电路。电路。

【技术实现步骤摘要】
用于反相器的电路和上拉/下拉电路


[0001]本公开涉及用于例如栅极驱动器等应用的用于反相器的电路和上拉/下拉电路。

技术介绍

[0002]在一些反相器应用中，例如在开关操作期间，噪声、瞬变或干扰可能产生跨越反相器的两个开关晶体管流动的电流。一般来说，此类电流是不合需要的。在一些情况下，电流结合噪声、瞬变或干扰可能导致反相器不按预期执行。

技术实现思路

[0003]根据本公开的第一方面，公开一种电路，包括：反相器，所述反相器包括第一反相器晶体管和第二反相器晶体管，所述反相器晶体管各自具有共同连接到驱动节点的栅极端、各自具有分别连接到第一电压轨和第二电压轨的源极端，并且各自具有连接到共同第一电阻器的漏极端，所述反相器具有在所述第一电阻器与所述第一和第二反相器晶体管中的短路反相器晶体管的所述漏极端之间的反相器输出节点；系结晶体管，所述系结晶体管连接在所述驱动节点与所述第一和第二电压轨中的一个之间，所述第一和第二反相器晶体管中的所述短路反相器晶体管连接到所述第一和第二电压轨中的所述一个，所述系结晶体管具有系结晶体管控制端；偏置电路，所述偏置电路连接到所述系结晶体管控制端且被配置成由本地驱动信号控制，所述偏置电路被配置成响应于所述本地驱动信号具有第一状态而将所述系结晶体管控制端偏置到某一电压，以使得所述系结晶体管系结所述第一和第二电压轨中的所述一个的所述驱动节点；以及本地驱动电路，所述本地驱动电路被配置成提供所述本地驱动信号。系结电路可由此防止在存在噪声的情况下反相器晶体管的状态的无意或不希望的转换或改变，并且同时共同第一电阻器可用以限制或减少反相器晶体管的开关期间不希望的交叉传导。
[0004]在一个或多个实施例中，偏置电路包括偏置晶体管和分压器的串联布置，所述串联布置连接在第一电压轨与第二电压轨之间，其中分压器具有连接到系结晶体管控制端的分压器输出节点，并且其中偏置晶体管包括被配置成连接到本地驱动信号的控制端。偏置电路可由此确保在反相器开关将被偏置以达到开关电压之前，在存在噪声的情况下，系结晶体管切换状态。
[0005]在一个或多个实施例中，分压器包括第二电阻器和第三电阻器，其间具有分压器输出节点，其中第二电阻器具有在第三电阻器的电阻值的10％内的电阻值。分压器可因此产生为第一电压轨与第二电压轨之间大致一半的电压。
[0006]在一个或多个实施例中，第二电阻器具有为第一电阻器的电阻值的至少4倍的电阻值。通过在分压器中提供电阻器的相对较高电阻，可减小或最小化其中的电流耗散。具体地说，在一个或多个实施例中，第一电阻器具有至少500千欧的电阻值。
[0007]在一个或多个实施例中，反相器输出节点连接在第一电阻器与第二反相器晶体管的源极端之间，并且第一状态为电压低状态。
[0008]在一个或多个实施例中，第二电压轨为浮动接地电压，并且第一电压轨在比浮动接地电压高3
‑
5V的范围内。
[0009]在一个或多个实施例中，第一反相器晶体管为NMOS晶体管。系结晶体管可以是PMOS晶体管。
[0010]在所述电路可用作栅极驱动器电路的一个或多个实施例中，所述电路另外包括栅极下拉晶体管，所述栅极下拉晶体管具有连接到输出的控制端，其中所述电路可用作栅极。所述电路可另外包括另外的驱动电路。
[0011]在一个或多个实施例中，另外的驱动电路包括与第四电阻器串联连接的驱动晶体管，驱动晶体管与第四电阻器之间具有驱动节点，驱动晶体管连接在第一电压轨与驱动节点之间，并且第四电阻器连接在驱动节点与第二电压轨之间，其中驱动电路被配置成在驱动晶体管的控制端处接收输入信号，且在驱动节点处提供栅极驱动器驱动信号。本地驱动电路可以是另外的驱动电路的复制。
[0012]根据本专利技术的另一方面，提供一种反相器电路，包括：反相器，所述反相器包括第一开关和第二开关的串联布置，第一开关与第二开关之间具有第一电阻器，第一开关和第二开关各自具有共同连接到驱动节点的控制端，所述串联布置连接在第一电压轨与第二电压轨之间，反相器具有第一电阻器与第一和第二开关中的短路开关之间的输出节点；系结开关，所述系结开关连接在驱动节点与第一和第二电压轨中的一个之间，第一和第二开关中的短路开关连接到所述第一和第二电压轨中的所述一个，系结开关具有系结控制端；偏置电路，所述偏置电路连接到系结控制端且被配置成由本地驱动信号控制，偏置电路被配置成响应于驱动信号具有第一状态而将系结开关控制终端偏置到某一电压，以使得系结开关系结第一和第二电压轨中的所述一个的驱动节点；以及本地驱动电路，所述本地驱动电路被配置成提供本地驱动信号。
[0013]在一个或多个实施例中，第一开关、第二开关和系结开关各自为NMOS晶体管。在一个或多个此类实施例中，第一开关为PMOS晶体管，并且第二开关为NMOS晶体管。在一个或多个此类实施例中，系结开关为NMOS晶体管。
[0014]反相器电路可包括另外的驱动电路。
[0015]在一个或多个实施例中，另外的驱动电路包括与第四电阻器串联连接的驱动晶体管，驱动晶体管与第四电阻器之间具有驱动节点，驱动晶体管连接在第一电压轨与驱动节点之间，并且第四电阻器连接在驱动节点与第二电压轨之间，其中驱动电路被配置成在驱动晶体管的控制端处接收输入信号，且在驱动节点处提供栅极驱动器驱动信号。本地驱动电路可以是另外的驱动电路的复制。
[0016]本专利技术的这些以及其它方面将通过下文所描述的实施例显而易见，并且将参考下文所描述的实施例阐明本专利技术的这些以及其它方面。
附图说明
[0017]将参考图式仅借助于例子描述实施例，在图式中：
[0018]图1示出适用于理解本公开的电路的例子；
[0019]图2示出图1的电路的应用的例子；
[0020]图3描绘其中根据一个或多个实施例的电路可被有利地使用的示例电池管理系统
的简化示意图；
[0021]图4示出根据本公开的一个或多个实施例的用于减小反相器交叉传导电流的电路的例子的框图；
[0022]图5示出一个或多个实施例的示例电路图；
[0023]图6示出根据一个或多个其它实施例的用于减小反相器交叉传导电流的电路的例子的框图；
[0024]图7示出一个或多个实施例的且在实施图6中所示的框图的特定实施例中的示例电路图；
[0025]图8示出根据一个或多个实施例的另外电路；
[0026]图9示出用于常规电池管理系统的电路的应用电路；
[0027]图10和图11示出对于包括反相器和驱动电路的常规下拉控制电路，针对下拉晶体管和上平衡晶体管绘制的所得栅极
‑
源极电压与时间的关系；
[0028]图12示出对于相同电池管理系统，电路到一个或多个实施例的应用电路；并且
[0029]图13和14示出对于图12的电路，针对下拉晶体管和上平衡晶体管绘制的所得栅极
‑
源极电压与时间的关系。
[0030]应注意，图式为图解性的且未按比例绘制。本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种电路，其特征在于，包括：a.反相器，所述反相器包括第一反相器晶体管和第二反相器晶体管，所述反相器晶体管各自具有共同连接到驱动节点的栅极端、各自具有分别连接到第一电压轨和第二电压轨的源极端，并且各自具有连接到共同第一电阻器的漏极端，所述反相器具有在所述第一电阻器与所述第一和第二反相器晶体管中的短路反相器晶体管的所述漏极端之间的反相器输出节点；b.系结晶体管，所述系结晶体管连接在所述驱动节点与所述第一和第二电压轨中的一个之间，所述第一和第二反相器晶体管中的所述短路反相器晶体管连接到所述第一和第二电压轨中的所述一个，所述系结晶体管具有系结晶体管控制端；c.偏置电路，所述偏置电路连接到所述系结晶体管控制端且被配置成由本地驱动信号控制，所述偏置电路被配置成响应于所述本地驱动信号具有第一状态而将所述系结晶体管控制端偏置到某一电压，以使得所述系结晶体管系结所述第一和第二电压轨中的所述一个的所述驱动节点；d.以及本地驱动电路，所述本地驱动电路被配置成提供所述本地驱动信号。2.根据权利要求1所述的电路，其特征在于，所述偏置电路包括偏置晶体管和分压器的串联布置，所述串联布置连接在所述第一电压轨与所述第二电压轨之间，其中所述分压器具有连接到所述系结晶体管控制端的分压器输出节点，并且其中所...

【专利技术属性】
技术研发人员：帕斯卡，
申请(专利权)人：恩智浦美国有限公司，
类型：发明
国别省市：