基于FPGA的低开销三态PUF电路及配置方法技术

本发明专利技术公开了基于FPGA的低开销三态PUF电路及配置方法，包括：第一输入端相连的两或门，PUF单元和信号处理单元；PUF单元包括若干级联单元顺次连接构成的总链路，级联单元包括异或门子单元和多路选择器子单元；异或门子单元用来根据第一输入端接收的第一激励信号配置为反相器或延迟线，以及用来根据第二输入端接收的2比特第二激励信号配置两路信号的延迟路径；多路选择器子单元用来根据接收的第三激励信号选择两路信号的传输路径；PUF单元用来根据激励信号切换工作模式；信号处理单元用来在当前工作模式下根据PUF单元的输出获取响应。本发明专利技术可增强抗建模攻击能力和激励响应空间，可提高可配置性，可降低资源开销。可降低资源开销。可降低资源开销。

【技术实现步骤摘要】
基于FPGA的低开销三态PUF电路及配置方法


[0001]本申请属于电路设计和信息安全
，具体涉及基于FPGA的低开销三态PUF电路及其配置方法。

技术介绍

[0002]随着科技发展，物联网（IoT）已成为新一代信息技术的重要组成部分。由于物联网具有低功耗、广覆盖、低成本和多连接等特点，攻击者可通过物理探测、侵入式与半侵入式等攻击手段，从外部攻击物联网系统内部的关键数据。为实现更高等级的物理安全，通常需要增设防篡改电路，而防篡改电路需持续通电，不仅耗电且还造价昂贵。此外，由于CPU，内存和电池容量等资源限制，防篡改电路无法承受经典密码安全解决方案带来的资源消耗。因此，寻求一个合适的轻量级解决方案对于物联网安全而言非常紧迫。
[0003]物理不可克隆函数（Physical Unclonable Function，PUF）可为物联网提供良好的安全屏障。PUF主要利用芯片在制造过程中不可避免的随机性差异来生成唯一的“芯片指纹”。PUF一般以激励响应对的形式被应用，当被输入一个激励时，由于工艺上微米级甚至纳米级的微小差异，输出一个无法预测、不可克隆的响应。并且，一旦其结构遭到入侵，输出根据其工艺误差的改变将会发生显著改变。
[0004]现已存在的PUF类型众多，根据产生的激励响应对数量，PUF可分为弱PUF和强PUF两大类。RO PUF是一种典型的弱PUF，Arbiter PUF则是一种典型的强PUF。然而不管是RO PUF还是Arbiter PUF，其中激励和响应为线性映射关系，攻击者通过收集少量的激励响应对，即可利用基于机器学习的建模攻击手段高精度地进行建模，可靠性有待增强。而且在FPGA中实现上述PUF均不可避免地增大芯片面积，所以还存在资源开销较大的问题。

技术实现思路

[0005]本申请的目的是提供基于FPGA的低开销三态PUF电路及配置方法，该三态PUF电路及配置方法可增强抵御建模攻击能力和激励响应空间，可提高可配置性，可降低资源开销。
[0006]为达到上述目的，本申请一方面提供了基于FPGA的低开销三态PUF电路及配置方法，包括：第一输入端相连的两或门，PUF单元和信号处理单元；两或门的输出端连接PUF单元的输入端，PUF单元的输出端连接两或门的第二输入端和信号处理单元；其中：PUF单元包括若干级联单元顺次连接构成的总链路，级联单元包括由并行的两异或门构成的异或门子单元以及由并行的两多路选择器构成的多路选择器子单元，两异或门的输出与两多路选择器的输入均相连；若干级联单元中并行的两异或门和多路选择器构成总链路的第一子链路和第二子链路；异或门子单元用来根据第一输入端接收的第一激励信号被配置为反相器或延迟线，以及用来根据第二输入端接收的第二激励信号配置两路信号的延迟路径；多路选择器子单元用来根据接收的第三激励信号选择异或门子单元输出两路信号的传输路径；PUF单元用来根据第一激励信号和第三激励信号切换工作模式；信号处理单元用
来在当前工作模式下根据PUF单元的输出获取响应。
[0007]在一些具体实施方式中，上述低开销三态PUF电路还包括异或处理单元，其输入端连接信号处理单元的输出端。
[0008]在一些具体实施方式中，信号处理单元包括与PUF单元的输出连接的两计数器、仲裁器和状态寄存器，以及与两计数器的输出连接的比较器。
[0009]进一步的，PUF单元用来根据第一激励信号和第三激励信号切换工作模式，包括：当从第一子链路和第二子链路输入的信号分别从第一子链路和第二子链路的输出端输出，且PUF单元中有奇数个级联单元中异或门子单元被配置为反相器，切换为RO PUF工作模式；信号处理单元用来对第一子链路和第二子链路的输出进行振荡次数计数，并对计数值进行比较，来获取响应。
[0010]进一步的，PUF单元用来根据第一激励信号和第三激励信号切换工作模式，包括：当PUF单元中有偶数个或0个级联单元中异或门子单元被配置为反相器，切换为Arbiter PUF工作模式；信号处理单元用来仲裁第一子链路和第二子链路输出信号的到达顺序，来获取响应。
[0011]进一步的，PUF单元用来根据第一激励信号和第三激励信号切换工作模式，包括：当从第一子链路和第二子链路输入的信号分别从第二子链路和第一子链路的输出端输出，且PUF单元中有奇数个级联单元中异或门子单元被配置为反相器，切换为TERO PUF工作模式；信号处理单元用来获取振荡状态稳定值作为响应。
[0012]在一些具体实施方式中，异或门子单元采用包括两五输入查找表和一复用器的六输入查找表实现，包括：两五输入查找表共用所述六输入查找表的5个输入端I0，I1，I2，I3，I4，将输入端I0和I1分别配置为异或门子单元中两异或门的脉冲信号输入端，将输入端I2配置为异或门子单元中两异或门的第一输入端，将输入端I3和I4配置为异或门子单元中两异或门的第二输入端，将连接复用器的输入端I5配置为高电平。
[0013]本申请另一方面还提供了上述基于FPGA的低开销三态PUF电路的配置方法，包括：外部输入2n比特的二进制激励信号，n/2表示PUF单元中级联单元数量；前n比特激励信号的奇数位分别输入各级联单元中异或门子单元的第一输入端，异或门子单元根据第一输入端接收的激励信号被配置为反相器或延迟线；前n比特激励信号的偶数位分别输入各级联单元中多路选择器子单元，多路选择器子单元根据接收的激励信号选择两路信号的传输路径；后n比特激励信号中2比特激励信号为一组分别输入各级联单元中异或门子单元的第二输入端，异或门子单元根据第二输入端接收的激励信号配置延迟线的延时路径；当PUF单元中有奇数个级联单元中异或门子单元被配置为反相器，且从第一子链路和第二子链路输入的信号分别从第一子链路和第二子链路的输出端输出时，切换为RO PUF工作模式，信号处理单元用来对第一子链路和第二子链路的输出进行振荡次数计数，并对计数值进行比较，来获取响应；当PUF单元中有奇数个级联单元中异或门子单元被配置为反相器，且从第一子链
路和第二子链路输入的信号分别从第二子链路和第一子链路的输出端输出时，切换为TERO PUF工作模式，信号处理单元用来获取振荡状态稳定值作为响应；当PUF单元中有偶数个或0个级联单元中异或门子单元被配置为反相器，切换为Arbiter PUF工作模式，信号处理单元用来根据第一子链路和第二子链路的输出信号的到达顺序，来获取响应。
[0014]在一些具体实施方式中，当异或门子单元的第一输入端接收的激励信号为1时，异或门子单元被配置为反相器；当异或门子单元的第一输入端接收的激励信号为0时，异或门子单元被配置为延迟线。
[0015]在一些具体实施方式中，当多路选择器子单元接收的激励信号为0时，异或门子单元输出的两路信号平行通过多路选择器子单元；当多路选择器子单元接收的激励信号为1时，异或门子单元输出的两路信号交叉通过多路选择器子单元。
[0016]与现有技术相比，本申请具有如下优点和有益效果：1、本申请三态PUF电路可根据激励本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.基于FPGA的低开销三态PUF电路，其特征是，包括：第一输入端相连的两或门，PUF单元和信号处理单元；所述两或门的输出端连接PUF单元的输入端，所述PUF单元的输出端连接所述两或门的第二输入端和所述信号处理单元；所述PUF单元包括若干级联单元顺次连接构成的总链路，所述级联单元包括由并行的两异或门构成的异或门子单元以及由并行的两多路选择器构成的多路选择器子单元，两异或门的输出与两多路选择器的输入均相连；若干级联单元中并行的两异或门和多路选择器构成所述总链路的第一子链路和第二子链路；所述异或门子单元用来根据第一输入端接收的第一激励信号被配置为反相器或延迟线，以及用来根据第二输入端接收的第二激励信号配置两路信号的延迟路径；所述多路选择器子单元用来根据接收的第三激励信号选择异或门子单元输出两路信号的传输路径；所述PUF单元用来根据第一激励信号和第三激励信号切换工作模式；所述信号处理单元用来在当前工作模式下根据PUF单元的输出获取响应。2.如权利要求1所述的基于FPGA的低开销三态PUF电路，其特征是：还包括异或处理单元，其输入端连接信号处理单元的输出端。3.如权利要求1所述的基于FPGA的低开销三态PUF电路，其特征是：所述信号处理单元包括与PUF单元的输出连接的两计数器、仲裁器和状态寄存器，以及与两计数器的输出连接的比较器。4.如权利要求1所述的基于FPGA的低开销三态PUF电路，其特征是：所述PUF单元用来根据第一激励信号和第三激励信号切换工作模式，包括：当从第一子链路和第二子链路输入的信号分别从第一子链路和第二子链路的输出端输出，且PUF单元中有奇数个级联单元中异或门子单元被配置为反相器，切换为RO PUF工作模式；信号处理单元用来对第一子链路和第二子链路的输出进行振荡次数计数，并对计数值进行比较，来获取响应。5.如权利要求1所述的基于FPGA的低开销三态PUF电路，其特征是：所述PUF单元用来根据第一激励信号和第三激励信号切换工作模式，包括：当PUF单元中有偶数个或0个级联单元中异或门子单元被配置为反相器，切换为Arbiter PUF工作模式；信号处理单元用来仲裁第一子链路和第二子链路输出信号的到达顺序，来获取响应。6.如权利要求1所述的基于FPGA的低开销三态PUF电路，其特征是：所述PUF单元用来根据第一激励信号和第三激励信号切换工作模式，包括：当从第一子链路和第二子链路输入的信号分别从第二子链路和第一子链路的输出端输出，且PUF单元中有奇数个级联单元中异或门子单元被配置为反相器，切换为TERO PUF工作模式；信号处理单元用来获取振荡状态稳定值作为响应。7.如权利要求1所述的...

【专利技术属性】
技术研发人员：贺章擎，黄紫山，朱昕蕊，张寅，
申请(专利权)人：湖北工业大学，
类型：发明
国别省市：