一种具有高介电常数的反铁电电容及其制备方法技术

本发明专利技术涉及一种具有高介电常数的反铁电电容及其制备方法。一种反铁电电容，包括依次堆叠的底电极、反铁电层、顶电极；其中，反铁电层采用HZO，厚度为6～10nm。本发明专利技术可以提供一种具有超高介电常数的反铁电电容，其很大的应用前景。用前景。用前景。

【技术实现步骤摘要】
一种具有高介电常数的反铁电电容及其制备方法


[0001]本专利技术涉及存储器领域，特别涉及一种具有高介电常数的反铁电电容及其制备方法。

技术介绍

[0002]如今，动态随机存取存储器(DRAM)是一种极其常用的存储器，而其核心要求之一就是电容要具有较高的介电常数。通常来说，SrTiO3,BaSrTiO3 TiO2和Al掺杂的TiO2都是常用的高介电常数材料。然而，在新的工艺节点下，这些材料的弊端开始显现:一是将这些材料做薄时，介电常数会下降且漏电严重，无法满足应用要求；二是它们与目前集成电路领域较为成熟的CMOS兼容性较差。
[0003]幸运的是，HZO材料能在超薄(10nm左右)时保持良好的铁电或反铁电特性且降低薄膜厚度时还会出现介电常数增大的现象，有较大的禁带宽度而很好解决漏电问题，并且与CMOS工艺有很好的兼容性，因而利用HZO材料作为高K材料是大势所趋，且有很大的应用前景和发展潜力。
[0004]为此，提出本专利技术。

技术实现思路

[0005]本专利技术的主要目的在于提供一种反铁电电容及其制备方法，通过调整反铁电层的厚度、配比或者退火温度增加了体系内极性O相的量，从而增大铁电O相对反铁电T相的调控电场，通过调控电场的作用使得电容在V＝0时有较大的介电响应，从而有很高的介电常数值。
[0006]为了实现以上目的，本专利技术提供了以下技术方案。
[0007]本专利技术的第一方面提供了一种反铁电电容，其包括依次堆叠的底电极、反铁电层和顶电极；
[0008]其中，反铁电层采用HZO，厚度为6～10nm。
[0009]本专利技术通过调控反铁电层厚度、RTA退火温度和铪Hf与锆Zr的配比，增加了体系内极性O相的量，从而增大铁电O相对反铁电T相的调控电场，通过调控电场的作用使得电容在V＝0时有较大的介电响应，从而有很高的K值。反铁电层厚度可以是6～10nm范围内的任意厚度，优选8nm。
[0010]在上述基础上反铁电电容各层的材料及厚度还可以进一步优化，如下文列举。
[0011]进一步地，所述底电极采用氮化钛。
[0012]进一步地，所述顶电极采用氮化钛。
[0013]进一步地，所述底电极厚度为20～100nm。
[0014]进一步地，所述顶电极厚度为20～100nm。
[0015]进一步地，在300～800℃下进行快速热退火处理。
[0016]进一步地，所述反铁电层中铪Hf与锆Zr的摩尔比适宜控制在2:8～3:7范围内，可
以取该范围内的任意值，包括但不限于2:8、2.3:7.7、2.5:7.5、2.8:7.2、3:7等。
[0017]本专利技术的第二方面提供了上文所述的反铁电电容的制备方法，其包括采用如下方法形成所述反铁电电容：
[0018]提供基底；
[0019]在所述基底上依次沉积底电极、反铁电层和顶电极；
[0020]在300～800℃下进行快速热退火处理。
[0021]进一步地，采用电子束蒸发、化学气相沉积、脉冲激光沉积、离子束溅射、原子层沉积、溅射方法中的一种形成所述底电极和顶电极
[0022]进一步地，采用ALD法沉积反铁电层。
[0023]上述方法涉及的所有步骤操作简单，容易制得可靠性高的器件。
[0024]与现有技术相比，本专利技术达到了以下技术效果：
[0025](1)反铁电电容有很高的介电常数值，同时相比于一般的反铁电电容有更高的饱和极化强度
[0026](2)制备工艺简单、可靠，与CMOS工艺兼容
附图说明
[0027]通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本专利技术的限制。
[0028]图1为本专利技术实施例提供的反铁电电容的部分结构示意图。
[0029]图2为本专利技术反铁电电容的典型CV测试曲线，电容值已经通过换算转换为介电常数值，测试频率为100KHZ。
[0030]图3为本专利技术反铁电电容的典型PV电滞曲线，整个电滞回线的周期为100us。
具体实施方式
[0031]以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
[0032]在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
[0033]在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
[0034]所述反铁电电容包括依次堆叠的底电极、反铁电层和顶电极，反铁电层采用HZO，并且厚度为6～10nm。
[0035]其中，铪Hf与锆Zr的摩尔比适宜控制在2:8～3:7范围内，可以取该范围内的任意值，包括但不限于2:8、2.3:7.7、2.5:7.5、2.8:7.2、3:7等。
[0036]对于反铁电电容的底电极和顶电极可以是W、Ti、Ta、Ru、Pd、TiN、TaN，IrO2等，优选TiN。二者厚度也可以根据器件需求调整，优选采用20～100nm范围内的任意厚度，例如40nm。
[0037]对于反铁电电容中的反铁电层厚度优选6～10nm，更优选8nm。在0V外加电场的情况下，本专利技术能使反铁电电容的介电常数提高到59.46(在100Khz的测试电路下)，具有高介电常数的反铁电电容可应用为DRAM电容，使得电容有更强的电荷存储能力，3.2V电压下饱和极化强度能够达到35.4uC/cm2；该电容的反铁电层作为MOSFET的栅极氧化物，大大减少等效氧化层的厚度与增强电压调控能力。
[0038]上述反铁电电容可采用如下简单的制备方法获得。
[0039]首先提供基底。该基底可以是本领域技术人员熟知的任何用以承载半导体集成电路组成元件的底材，例如绝缘体上硅(silicon
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insulator，SOI)、体硅(bulk silicon)、锗、锗硅、砷化镓或者绝缘体上锗等；或者是已经形成其他结构(例如场效应管等)的半导体衬底。
[0040]然后在所述基底上依次沉积底电极、反铁电层和顶电极。其中，采用电子束蒸发、化学气相沉积、脉冲激光沉积、离子束溅射、原子层沉积、溅射方法中的一种沉积底电极和顶电极。采用ALD法沉积反铁电层。
[0041本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种具有高介电常数的反铁电电容，其特征在于，其包括依次堆叠的底电极、反铁电层和顶电极；其中，反铁电层采用HZO，厚度为6～10nm。2.根据权利要求1所述的反铁电电容，其特征在于，所述底电极采用W，Ti，Ta，Ru，Pd、TiN，TaN，IrO2中的一种或多种。3.根据权利要求2所述的反铁电电容，其特征在于，所述顶电极采用W，Ti，Ta，Ru，Pd、TiN，TaN，IrO2中的一种或多种。4.根据权利要求3所述的反铁电电容，其特征在于，所述底电极厚度为20～100nm。5.根据权利要求3所述的反铁电电容，其特征在于，所述顶电极厚度为20～100nm。6.根据权利要求1
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5任一项所述的反铁电电容，其特征在于，所述反...

【专利技术属性】
技术研发人员：罗庆，王博平，刘明，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：