用于制备具有通过径向压缩降低的应变的异质结构的方法和装置制造方法及图纸

本发明专利技术涉及用于制备具有通过径向压缩降低的应变的异质结构的方法和装置。公开了用于制备具有降低的应变的异质结构的装置和方法。所述异质结构包括半导体结构，所述半导体结构顺应具有与所述结构不同的晶格常数的表面层以形成相对低的缺陷的异质结构。以形成相对低的缺陷的异质结构。以形成相对低的缺陷的异质结构。

【技术实现步骤摘要】
用于制备具有通过径向压缩降低的应变的异质结构的方法和装置
[0001]本申请是申请日为2013年12月30日、申请号为201810287918.7、名称为"用于制备具有通过径向压缩降低的应变的异质结构的方法和装置"的专利申请的分案申请。
[0002]相关申请的交叉引用
[0003]本申请要求2012年12月31日提交的美国临时申请号61/747,613；2013年3月15日提交的美国临时申请号61/793,999；2013年3月15日提交的美国临时申请号61/790,445；2013年3月15日提交的美国临时申请号61/788,744的优先权，其中每一个通过引用并入到这里。


[0004]本公开内容通常涉及具有降低的应变的半导体异质结构的制备，并且特别地，涉及具有半导体衬底的异质结构，其顺应具有与衬底不同的晶格常数的表面层，从而形成相对低缺陷的异质结构。

技术介绍

[0005]包括具有器件质量表面的器件层和具有与器件层的材料不同的晶格结构的衬底的多层结构对许多不同目的有用。这些多层结构典型地包含具有不同的晶格常数的材料的多层。在层之间的晶格失配导致层要被应变。在器件层中失配位错自发地形成以弛豫(relax)在层之间的应变。这样的位错降低多层半导体结构的质量和效用。
[0006]出现对于用于弛豫在晶格失配的半导体层之间的应变的方法和对于导致基本上没有位错的衬底和器件层的方法的继续需要。

技术实现思路

[0007]本公开内容的一方面旨在一种用于在异质结构中弛豫应变的方法，所述异质结构包括衬底、在所述衬底上设置的表面层以及在所述衬底和所述表面层之间的界面。所述衬底包含中心轴、通常垂直于所述中心轴的背表面以及穿过所述中心轴跨所述衬底延伸的直径。在所述衬底中形成位错源层。将所述衬底径向压缩以产生位错并且从所述位错源层将所述位错朝向所述表面层滑动。
[0008]本公开内容的另一方面旨在一种用于制备弛豫的异质结构的方法。在所述半导体衬底的前表面上沉积表面层，从而在所述表面层与所述衬底之间产生应变。在所述衬底中形成位错源层。通过径向压缩所述衬底弛豫在所述表面层与所述衬底中的所述应变，以产生位错并且从所述位错源层将所述位错朝向所述表面层滑动。
[0009]本公开内容的另一方面旨在一种用于径向压缩在装置中的半导体结构的方法。所述结构具有前表面、背表面以及周向边缘。所述装置包括结构夹持物，所述结构夹持物包括用于邻近所述结构的周向边缘接触所述结构的顶板和背板。所述顶板适合于接触所述结构的所述前表面，并且所述背板适合于接触所述结构的所述背表面。在所述顶板、背板以及所
述结构的周向边缘之间形成外围腔。改变在所述外围腔中的所述压力以径向压缩所述结构。
附图说明
[0010]图1为硅异质结构的截面示意图；
[0011]图2为示出用于制备异质结构的方法的流程图；
[0012]图3
‑
4为半导体结构和用于压缩半导体结构的结构夹持物的截面图；
[0013]图5为半导体结构和用于压缩半导体结构的结构夹持物的另一实施例的截面图；
[0014]图6
‑
7为具有在其上涂层的半导体结构和图3的结构夹持物的截面图；
[0015]图8为半导体结构和用于压缩在其中设置有图3的结构夹持物的结构的装置的截面示意图；
[0016]图9为半导体结构和用于压缩半导体结构的结构夹持物的另一实施例的截面图；
[0017]图10为多个半导体结构和用于压缩半导体结构的结构夹持物的截面图；
[0018]图11为用于压缩半导体结构的结构夹持物的另一实施例的顶视图；
[0019]图12为半导体结构和用于压缩半导体结构的结构夹持物的另一实施例的截面图；
[0020]图13为具有槽的半导体结构和用于压缩半导体结构的结构夹持物的另一实施例的截面图；
[0021]图14为半导体结构和具有顶板的图13的结构夹持物的截面图；
[0022]图15为具有两个槽的半导体结构和用于压缩半导体结构的结构夹持物的另一实施例的截面图；
[0023]图16为半导体结构和包括按压物的结构夹持物的另一实施例的截面图；
[0024]图17为图16的半导体结构和结构夹持物的顶视图；
[0025]图18为结构夹持物和具有段的结构夹持物的另一实施例的顶视图；以及
[0026]图19为半导体结构和具有凸缘的结构夹持物的另一实施例的截面图。
[0027]在整个附图中相应的参考字符表示相应的部分。
具体实施方式
[0028]依照本公开内容的一个或多个方面，具有在衬底与具有与衬底不同的晶格常数的表面层之间的降低的应变的异质结构被诸如通过图2的方法制备。此处表面层也被称为“外延层”、“异质外延层”、“沉积膜”、“膜”、“异质层”或“沉积层”。可以形成具有基本上弛豫的表面层和降低的失配位错的浓度的异质结构，该失配位错也被称为穿透(treading)位错。
[0029]通常，本公开内容的方法包括在半导体衬底中形成位错源层，在错位源层的形成之前或之后在衬底上沉积异质层，并且径向压缩异质结构以产生(即，“激活”)位错，以及从位错源层滑动位错朝向表面层。通过施加压缩到衬底，同时发生源层的激活和从源层朝向具有沉积层的界面的位错的滑动。在一个或多个步骤中，并且以各种组合施加应力，以激活并滑动位错，从而塑性压缩异质结构。
[0030]异质层具有晶格常数a
Sl
，其不同于衬底的天然晶格常数a
S
，以在衬底的表面上形成膜。通常，异质层的晶格常数a
Sl
小于衬底的天然晶格常数a
S
，以便通过控制通过压缩在衬底中的位错环的产生与滑动，塑性变形衬底并且更合适地对准膜的晶格，从而允许膜被完
全地弛豫并且在衬底上具有降低的密度的穿透位错。
[0031]本公开内容的方法具有超过用于弛豫异质层的常规的方法的若干优势。常规方法在膜与衬底之间的应力中产生大的不对称，其导致在应力为最大的地方(即，膜)的位错生成。通过将位错环限制于膜，位错留下段作为降低的穿透位错。已经采用许多的努力试图最小化这样的穿透位错的密度。
[0032]对比而言，本公开内容的方法用在衬底中发生的位错生成导致应力的不对称(例如，通过弱化衬底且在弱化衬底时在其中使用相对薄的膜以避免位错生成)。这允许限制位错到衬底，同时在衬底与膜之间的界面处形成失配位错层。当通过各种可控的方式引入位错弱化衬底时，施加外部应力到系统以激活位错。这不同于常规方法，其由于相对大本征、内部应力导致自弛豫(即，弛豫而没有外部应力的施加)。本公开内容的方法涉及弛豫，而不是通过自弛豫，通过用相对薄的膜在适当的温度弱化和应用的外部应力，从而没有发生自弛豫。
[0033]I.半导体衬底
[0034]参照图1，半导体衬底1可能为适合于用作用于支撑表面层的衬底的任何单晶半导体材料，该表面层本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于向通常圆形的半导体衬底施加径向应力的装置，所述衬底具有中心轴、通常垂直于所述中心轴的前表面和背表面、从所述前表面延伸到所述背表面的外围边缘、以及邻近所述外围边缘在所述背表面中的周向槽，所述装置包括：结构夹持物，包括：通常平坦的背板，具有环形凸台，所述环形凸台适合于被接收在所述衬底的所述背表面中的所述槽中，所述凸台是可移动的以在所述衬底上施加应力。2.根据权利要求1所述的装置，与所述衬底组合，所述衬底包括在所述衬底的所述背表面中的槽，所述凸台被接收在所述槽中。3.根据权利要求1所述的装置，还包括前板，所述前板在所述结构上施加向下的力以防止所述结构从所述凸台松脱。4.根据权利要求1所述的装置，其中所述凸台为第一凸台，所述装置还包括具有第二凸台的前板，所述第二凸台适合于被接收在所述衬底的所述前表面中的槽中。5.根据权利要求1所述的装置，还包括用于加热所述结构的加热元件。6.一种用于向通常圆形的半导体衬底施加径向应力的装置，所述衬底具有中心轴、通常垂直于所述中心轴的前表面和背表面、从所述前表面延伸到所述背表面的外围边缘、以及邻近所述外围边缘结合到所述背表面的环，所述装置包括：结构夹持物，包括：通常平坦的背支撑，具有凸缘，所述凸缘适合于啮合在所述衬底的所述背表面上的所述环，所述支撑是可移动的以在所述衬底上施加应力。7.根据权利要求6述的装置，与衬底...

【专利技术属性】
技术研发人员：R，
申请(专利权)人：环球晶圆股份有限公司，
类型：发明
国别省市：