用于芯片间数据信号传递的功率转送桥制造技术

一种集成电路(IC)封装包括具有嵌入在电介质内的桥管芯的衬底。包括第一输入/输出(I/O)发射器的第一管芯和包括第二I/O接收器的第二管芯电耦合至该桥管芯。第一信号迹线和第一功率导体位于该桥管芯内。第一信号迹线和第一功率导体电耦合至第一I/O发射器和第二I/O接收器。第一信号迹线承载数字信号，并且第一功率导体提供用于使第二I/O接收器读取该数字信号的电压。号的电压。号的电压。

【技术实现步骤摘要】
【国外来华专利技术】用于芯片间数据信号传递的功率转送桥
[0001]相关申请的交叉引用
[0002]本申请要求享有2020年12月18日提交的标题为“POWER
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FORWARDING BRIDGE FOR INTER
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CHIP DATA SIGNAL TRANSFER(用于芯片间数据信号传递的功率转送桥)”、序列号为No.17/127,304的美国专利申请的优先权，通过引用将该美国专利申请的全文并入，以达到所有目的。

技术介绍

[0003]近年来，对处理器(例如，CPU)和存储器之间的高存储器带宽的不断增大的需求有助于推动对低功率高带宽封装上数据I/O链路的兴趣。其他多芯片封装(MCP)应用(例如，小芯片集成)也需要高带宽封装上链路。当前的管芯对管芯I/O电路需要为它们的位于单独芯片上的发射器和接收器提供专门的电源。随着封装技术的演变，MCP内的需要高带宽链路的所链接管芯的数量不断增长。由于管芯对管芯I/O被用在管芯复合体中的各种位置处，因而为每个发射器和接收器提供专门的功率电路系统带来了重大的挑战。包括额外的功率轨来驱动I/O收发器电路可能提高功率布线的复杂性，提高功耗并且引起信号完整性的劣化，从而导致更低的信号带宽。一种解决方案是采用局部数字功率轨。然而，在现代化处理器中，管芯可能在不同频率和电压水平下操作，从而导致发射器电路和接收器电路之间的共模电压差。因此，可能产生显著的眼图裕量损耗，从而劣化I/O信号接收保真度。
附图说明
[0004]通过下文给出的详细描述并且根据本公开的各种实施例的附图，本公开的实施例将得到更加充分的理解，然而，所述详细描述和附图不应被理解为使本公开局限于具体的实施例，而是仅用于解释和理解的目的。
[0005]图1示出了根据本公开的一些实施例的包括功率转送桥管芯的IC封装的截面示意图。
[0006]图2A示出了根据本公开的一些实施例的功率转送桥管芯的第一金属化层的位于x
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y平面内的平面图。
[0007]图2B示出了根据本公开的一些实施例的功率转送桥管芯的第二金属化层的位于x
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y平面内的平面图。
[0008]图3A示出了根据本公开的一些实施例的功率转送桥管芯的第三金属化层的位于x
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y平面内的平面图。
[0009]图3B示出了根据本公开的一些实施例的功率转送桥管芯的第四金属化层的位于x
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y平面内的平面图。
[0010]图4A示出了根据本公开的一些实施例的功率转送桥管芯中的Vcc1功率网络的位于y
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z平面内的截面图，其示出了功率转送桥管芯层中的Vcc1金属化结构之间的垂直互连。
[0011]图4B示出了根据本公开的一些实施例的功率转送桥管芯的Vcc2功率网络的位于y
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z平面内的截面图，其示出了功率转送桥管芯层中的Vcc2金属化结构之间的垂直互连。
[0012]图4C示出了根据本公开的一些实施例的功率转送桥管芯的Vss功率网络的位于y
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z平面内的截面图，其示出了功率转送桥管芯层中的Vss金属化结构之间的垂直互连。
[0013]图5A示出了根据本公开的一些实施例的功率转送桥管芯内的I/O信号线的第一构造的位于x
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z平面内的截面图。
[0014]图5B示出了根据本公开的一些实施例的功率转送桥管芯内的I/O信号线的第二构造的位于x
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z平面内的截面图。
[0015]图6示出了根据本公开的一些实施例的包括具有功率转送桥管芯的封装的装置的位于y
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z平面内的截面图。
[0016]图7示出了根据本公开的一些实施例的用于制作包括功率转送桥管芯的IC封装的示例性工艺流程图。
[0017]图8A
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8F示出了根据本公开的一些实施例的用于将功率转送桥管芯嵌入到IC封装衬底中的示例性制作工艺的位于y
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z平面内的一系列截面图。
[0018]图9示出了根据本公开的一些实施例的在包括功率转送桥管芯的IC封装的实施中作为片上系统(SoC)封装的部分的计算装置的框图。
具体实施方式
[0019]在说明书中提到“实施例”、“一个实施例”、“一些实施例”或者“其他实施例”是指在至少一些实施例中但是未必在所有实施例中包括联系所述实施例描述的特定特征、结构或特性。“实施例”、“一个实施例”或者“一些实施例”的各种形式的出现未必全部是指相同的实施例。如果说明书陈述“可以”、“或许”或者“可能”包括部件、特征、结构或特性，则不要求包括该特定部件、特征、结构或特性。如果说明书或者权利要求以单数冠词提及元件，那么其不表示只有一个所述元件。如果说明书或权利要求提到“额外的”元件，那么其不排除有不只一个所述额外的元件。
[0020]这里，术语“电路”或“模块”可以指被布置为相互协作以提供预期功能的一个或多个无源和/或有源部件。术语“信号”可以指至少一个电流信号、电压信号、磁信号或者数据/时钟信号。
[0021]这里，术语“微处理器”一般是指包括中央处理单元(CPU)或微控制器的集成电路(IC)封装。在本公开中将微处理器封装称为“微处理器”。微处理器插槽接纳微处理器并且将其电耦合至印刷电路板(PCB)。
[0022]单数冠词的含义包括复数个引述对象。“在
……
中”的含义包括“在
……
中”和“在
……
上”。垂直取向在z方向上，并且应当理解，对“顶部”、“底部”、“上方”、“之上”和“下方”的引述是指具有通常含义的z维内的相对位置。一般而言，“顶部”、“上方”和“之上”是指在z维上的上级位置，而“底部”、“下方”和“之下”则是指在z维上的下级位置。在本公开中使用术语“在
……
上”来指明一个特征或对象相对于下级特征或对象处于上级位置并且与之直接接触。然而，应当理解，实施例未必局限于附图所示的取向或构造。
[0023]术语“基本上”、“接近”、“大约”、“近于”和“左右”一般是指处于目标值的+/
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10％以内(除非具体指定)。除非另行指定，否则使用“第一”、“第二”和“第三”等序数形容词描述共同对象只是表明正在引述类似对象的不同实例，而不是暗指所描述的对象必须在时间上、空间上、排序上或以任何其他方式处于给定的顺序内。
[0024]出于本公开的目的，短语“A和/或B”以及“A或B”是指(A)、(B)或者(A和B)。出于本公开的目的，短语“A、B和/或C”表示(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或(A、B和C)。
[0025]本文描述了一种封装架构，其包括嵌入到封装衬底内的桥层，以将第一管芯上的发射器(Tx)电源输出布线至同一封装中的具有通往第一管芯的I/O链路的第二管芯上的接收器(Rx)。一个示例是被包括在MCP封装中的CPU和存储器芯片。按照这样本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种集成电路(IC)封装，包括：包括嵌入在电介质内的桥管芯的衬底；包括第一输入/输出(I/O)发射器的第一管芯；包括第二I/O接收器的第二管芯；以及位于所述桥管芯内并且均电耦合至所述第一I/O发射器和所述第二I/O接收器的第一信号迹线和第一功率导体，所述第一信号迹线承载数字信号并且所述第一功率导体提供用于使所述第二I/O接收器读取所述数字信号的电压。2.根据权利要求1所述的IC封装，其中，所述桥管芯内的第二功率导体电耦合至所述第二管芯的第二I/O发射器并且电耦合至所述第一管芯的第一I/O接收器。3.根据权利要求1或2所述的IC封装，其中，所述第一管芯电耦合至所述桥管芯的第一侧，并且所述第二管芯电耦合至所述桥管芯的相对的第二侧。4.根据权利要求3所述的IC封装，其中，所述第一功率导体在所述第一管芯和所述第二管芯之间延伸，其中，所述第一功率导体包括位于第一桥管芯层中的第一迹线和位于第二桥管芯层中的第二迹线，并且其中，所述第一迹线电耦合至所述第二迹线。5.根据权利要求4所述的IC封装，其中，所述第一迹线具有第一宽度，并且所述第二迹线具有第二宽度，并且其中，所述第一宽度小于所述第二宽度。6.根据权利要求4或5所述的IC封装，其中，所述第二功率导体在所述第一管芯和所述第二管芯之间延伸并且与所述第一功率导体相邻，其中，所述第二功率导体包括在所述第一桥管芯层中与所述第一迹线相邻的第三迹线以及在所述第二桥管芯层中与所述第二迹线相邻的第四迹线，并且其中，所述第三迹线电耦合至所述第四迹线。7.根据权利要求6所述的IC封装，其中，所述第三迹线具有第三宽度，并且所述第四迹线具有第四宽度，并且其中，所述第三宽度小于所述第四宽度。8.根据权利要求7所述的IC封装，其中，第三功率导体在所述第一管芯和所述第二管芯之间延伸，并且与所述第二功率导体相邻，其中，所述第三功率导体包括在所述第一桥管芯层中与所述第三迹线相邻的第五迹线以及在所述第二桥管芯层中与所述第四迹线相邻的第六迹线，并且其中，所述第五迹线电耦合至所述第六迹线。9.根据权利要求8所述的IC封装，其中，所述第三功率导体电耦合至所述桥管芯的第三层中的地平面。10.根据权利要求9所述的IC封装，其中，所述地平面位于第四桥管芯层和第五桥管芯层之间，所述第四桥管芯层包括第一多条I/O信号迹线，并且所述第五桥管芯层包括第二多条I/O信号迹线。11.根据权利要求10所述的IC封装，其中，所述第一多条I/O信号迹线电耦合至所述第一发射器和所述第二接收器，并且所述第二多条I/O信号迹线电耦合至所述第二发射器和所述第一接收器。12.根据权利要求8到11中的任何一项所述的IC封装，其中，所述第五迹线具有第五宽度，其中，所述第六迹线具有第六宽度，并且其中，所述第六宽度比所述第五宽度小。13.根据权利要求8到12中的任何一项所述的IC封装，其中，第四功率导体与所述第一功率导体、所述第二功率导体和所述第三功率导体正交，其中，所述第四功率导体包括位于所述第一桥管芯层中的第七迹线、位于所述第三桥管芯层中的第八迹线和位于所述第五桥
管芯层中的第九迹线，并且其中，所述第七迹线电耦合至所述第八迹线并且电耦合至所述第九迹线。14.根据权利要求13所述的IC封装，其中，第五功率导体平行于所述第四功率导体，其中，所述第五功率导体包括位于所述第一桥管芯层中的第十迹线、位于所述第三桥管芯层中的第十一迹线和位于所述...

【专利技术属性】
技术研发人员：钱治国，G，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：