存储器电路架构制造技术

一种半导体器件包括：具有多个象限的存储器电路，该多个象限被布置在存储器电路的拐角处并且围绕存储体控制组件；其中多个象限中的第一象限包括第一位单元核和输入输出电路的第一集合，输入输出电路的第一集合被配置为访问第一位单元核，第一象限由包围存储器电路的两个垂直的边缘的部分的矩形边界限定；其中多个象限中的第二象限包括第二位单元核和输入输出电路的第二集合，输入输出电路的第二集合被配置为访问第二位单元核，第二象限与第一象限相邻，其中第一象限与第二象限之间的界线限定第一轴线，第一象限和第二象限关于该第一轴线对称。线对称。线对称。

【技术实现步骤摘要】
【国外来华专利技术】存储器电路架构
[0001]相关申请的交叉引用
[0002]本申请要求2020年12月29日提交的美国专利申请号17/136616的优先权和权益，通过引用的方式并出于全部适用目的，将该申请的公开内容以其整体并入本文。


[0003]本申请总体上涉及存储器电路，并且更具体地，涉及存储器电路架构和使用这种存储器电路的方法。

技术介绍

[0004]常规计算设备(例如，智能电话、平板计算机等)可以包括片上系统(SOC)，片上系统(SOC)具有处理器和其他操作电路。SOC还可以包括被实现为静态随机存取存储器(RAM)(SRAM)、动态RAM(DRAM)的随机存取存储器(RAM)以及各种只读存储器(ROM)。RAM可以被实现在处理器(诸如中央处理单元(CPU)、图形处理单元(GPU))内，或被实现在处理器外部。
[0005]目前，一些CPU架构使用许多以3GHz和以大于3GHz操作的宽输入输出(I/O)存储器实例。然而，由于电阻电容(RC)效应，高频下的宽I/O实施方式可能影响存储器性能。一种方法是将较大的存储器电路实例分解为较小的存储器电路实例，这可以减少一些RC效应并且可以针对3GHz及3GHz以上提供可接受的性能。然而，这种方法也可能使硬件重复，因此导致泄漏损失和面积损失。此外，这种解决方案可以使用布线轨道来合并存储器，并且这些布线轨道本身可能产生一定量的RC效应。
[0006]另一种提议是使用中继器(repeater)来支持在单个实例内水平地布置的多个存储器电路。但是，中继器可能经历较低的速度，并且在一些情况下可能不适合3GHz实施方式。此外，这种实施方式可能增加字线布线的复杂性。
[0007]因此，本领域需要更多的存储器架构，以在使用存储器的系统中实现性能、功率和面积(PPA)之间的更好折中。

技术实现思路

[0008]各种实施方式提供了存储器架构，该存储器架构提供比现有系统更好的性能、功率和面积(PPA)。实施方式包括具有象限的存储器电路，这些象限被布置在存储器电路的拐角处，并且围绕存储体控制组件。存储体控制组件可以接收指令和地址，预解码这些地址，并且控制行解码器访问存储器核内的特定字线以进行读取和写入访问。存储体控制组件可以包括全局存储体控制器、局部存储体控制器和/或其部分。下面关于图1更详细地讨论全局存储体控制器和局部存储体控制器。存储器电路可以关于平行于象限中的字线的轴线(例如，x轴或水平轴线)对称。此外，一些器件也可以关于y轴对称。一些实施方式包括使用具有该架构的存储器电路的方法。
[0009]根据一种实施方式，一种半导体器件包括：具有多个象限的存储器电路，多个象限被布置在存储器电路的拐角处并且围绕存储体控制组件；其中多个象限中的第一象限包括
第一位单元核和输入输出电路的第一集合，输入输出电路的第一集合被配置为访问第一位单元核，第一象限由包围存储器电路的两个垂直的边缘的部分的矩形边界限定；并且其中多个象限中的第二象限包括第二位单元核和输入输出电路的第二集合，输入输出电路的第二集合被配置为访问第二位单元核，第二象限与第一象限相邻，其中第一象限与第二象限之间的界线限定第一轴线，第一象限和第二象限关于第一轴线对称。例如，多个象限中的第二象限可以关于第一象限水平轴线对称；并且多个象限中的第三象限可以关于第一象限竖直轴线对称。
[0010]根据另一种实施方式，提供了一种操作半导体器件的方法，方法包括：对存储器电路执行输入输出操作，包括接收指向多个象限中的第一象限的使能信号，多个象限被布置在存储器电路的拐角处并且围绕存储体控制组件；其中多个象限中的第一象限包括第一位单元核和输入输出电路的第一集合，输入输出电路的第一集合被配置为访问第一位单元核，第一象限由包围存储器电路的两个垂直的边缘的部分的矩形边界限定；其中多个象限中的第二象限包括第二位单元核和输入输出电路的第二集合，输入输出电路的第二集合被配置为访问第二位单元核，第二象限与第一象限相邻，其中第一象限与第二象限之间的界线限定第一轴线，第一象限和第二象限关于第一轴线对称；其中对存储器电路执行输入输出操作包括：在存储体控制组件处执行预解码，并且根据预解码来激活行解码器中的字线驱动器。
[0011]根据另一种实施方式，一种片上系统(SOC)包括：随机存取存储器(RAM)器件，RAM器件包括多个象限，多个象限被布置在RAM器件的矩形形状的拐角周围；其中多个象限中的第一象限由包围RAM器件的两个垂直的边缘的部分的第一边界限定；其中多个象限中的第二象限关于第一象限水平轴线对称；并且其中多个象限中的第三象限关于第一象限竖直轴线对称。
[0012]根据另一种实施方式，一种片上系统(SOC)包括：具有多个象限的存储器电路，多个象限被布置在存储器电路的拐角处并且围绕用于预解码地址信号的部件；其中多个象限中的第一象限包括输入输出电路的第一集合和用于存储数据的第一部件，输入输出电路的第一集合被配置为访问第一数据存储部件，第一象限由包围存储器电路的两个垂直的边缘的部分的矩形边界限定；其中多个象限中的第二象限包括用于存储数据的第二部件和输入输出电路的第二集合，输入输出电路的第二集合被配置为访问第二数据存储部件，其中第一象限和第二象限之间的界线限定第一轴线，第一象限和第二象限关于第一轴线对称。
[0013]根据另一种实施方式，一种半导体器件包括：具有多个象限的存储器电路，多个象限被布置在存储器电路的拐角处并且围绕存储体控制组件；其中多个象限中的第一象限包括第一位单元核，第一象限由包围存储器电路的两个垂直的边缘的部分的矩形边界限定；并且其中多个象限中的第二象限包括第二位单元核，第二象限与第一象限相邻，其中第一象限和第二象限之间的界线限定第一轴线，第一象限和第二象限关于第一轴线对称。
附图说明
[0014]图1是图示根据一种实施方式的示例存储器电路的简化图。
[0015]图2是根据一种实施方式的图1的示例存储器电路的图示。
[0016]图3是根据一种实施方式的、图2的示例存储器电路中的象限的分解图示。
[0017]图4是根据一种实施方式的示例存储器电路的图示。
[0018]图5是图4的示例存储器电路中的象限的分解图示。
[0019]图6是根据一种实施方式的、诸如在图1的示例存储器电路中的具有输入输出电路的示例列的图示。
[0020]图7是可以与图1的实施方式一起使用的示例信号的图示。
[0021]图8是根据一种实施方式的示例片上系统(SOC)的图示，其中可以构建具有诸如图1
‑
图7中所示的那些存储器电路的存储器电路。
[0022]图9是根据一种实施方式的使用图1
‑
图7的存储器电路的方法的图示。
具体实施方式
[0023]本文提供的各种实施方式包括存储器架构，该存储器架构提供比其他解决方案更好的性能、功率和面积(PPA)平衡。示例架构包括折叠架构，该折叠架构关于平行于存储器位单元核中的字线的轴线对称。示例本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种半导体器件，包括：存储器电路，所述存储器电路具有多个象限，所述多个象限被布置在所述存储器电路的拐角处并且围绕存储体控制组件；其中所述多个象限中的第一象限包括第一位单元核和输入输出电路的第一集合，所述输入输出电路的第一集合被配置为访问所述第一位单元核，所述第一象限由包围所述存储器电路的两个垂直的边缘的部分的矩形边界限定；并且其中所述多个象限中的第二象限包括第二位单元核和输入输出电路的第二集合，所述输入输出电路的第二集合被配置为访问所述第二位单元核，所述第二象限与所述第一象限相邻，其中所述第一象限与所述第二象限之间的界线限定第一轴线，所述第一象限和所述第二象限关于所述第一轴线对称。2.根据权利要求1所述的半导体器件，其中所述界线平行于所述第一位单元核中的字线的方向。3.根据权利要求1所述的半导体器件，还包括：所述多个象限中的第三象限，所述第三象限包括第三位单元核和输入输出电路的第三集合，所述输入输出电路的第三集合被配置为访问所述第三位单元核，所述第三象限沿第二轴线与所述第一象限对称，所述第二轴线垂直于所述第一位单元核中的字线的方向。4.根据权利要求3所述的半导体器件，还包括：行解码器，被放置在所述第一象限与所述第三象限之间，并且与所述存储体控制组件相邻。5.根据权利要求3所述的半导体器件，还包括：所述多个象限中的第四象限，所述第四象限包括第四位单元核和输入输出电路的第四集合，所述输入输出电路的第四集合被配置为访问所述第四位单元核，所述第四象限与所述第三象限相邻，并且沿所述第一轴线与所述第三象限对称。6.根据权利要求5所述的半导体器件，还包括：行解码器，被放置在所述第二象限与所述第四象限之间，并且与所述存储体控制组件相邻。7.根据权利要求1所述的半导体器件，其中所述输入输出电路的第一集合和所述输入输出电路的第二集合在所述半导体器件中彼此相邻，此外，其中所述输入输出电路的第一集合与所述输入输出电路的第二集合电隔离。8.根据权利要求1所述的半导体器件，其中所述第一象限还包括：附加位单元核，所述附加位单元核通过被配置为访问所述附加位单元核的感测放大器的集合与所述第一位单元核分离。9.根据权利要求1所述的半导体器件，其中所述存储体控制组件包括预解码电路装置，所述预解码电路装置被配置为访问所述多个象限中的每个象限。10.根据权利要求1所述的半导体器件，其中所述存储器电路与来自所述存储器电路外部的四个左右使能信号通信。11.一种操作半导体器件的方法，所述方法包括：对存储器电路执行输入输出操作，包括接收指向多个象限中的第一象限的使能信号，所述多个象限被布置在所述存储器电路的拐角处并且围绕存储体控制组件；
其中所述多个象限中的所述第一象限包括第一位单元核和输入输出电路的第一集合，所述输入输出电路的第一集合被配置为访问所述第一位单元核，所述第一象限由包围所述存储器电路的两个垂直的边缘的部分的矩形边界限定；其中所述多个象限中的第二象限包括第二位单元核和输入输出电路的第二集合，所述输入输出电路的第二集合被配置为访问所述第二位单元核，所述第二象限与所述第一象限相邻，其中所述第一象限与所述第二象限之间的界线限定第一轴线，所述第一象限和所述第二象限关于所述第一轴线对称；其中对所述存储器电路执行所述输入输出操作包括：在所述存储体控制组件处执行预解码，并且根据所述预解码来激活行解码器中的字线驱动器。12.根据权利要求11所述的方法，还包括：其中所述输入输出操作包括读取操作或写入操作。13.根据权利要求11所述的方法，还包括：在所述第二位单元核处执行附加的输入输出操作。14.根据权利要求11所述的方法，还包括第三象限，其中所述第三象限包括第三位单元核和输入输出电路的第三集合，所述输入输出电路的第三集合被配置为访问所述第三位单元核，所述第三象限通过所述行解码器与所述第一象限分离，其中第二轴线垂直于所述第一轴线，并且其中所述第一象限和所述第三象限关于所述第二轴线对称。15.根据权利要求14所述的方法，还包括：在所述第三位单元核处执行附加的输入输出操作。16.根据权利要求15所述的方法，其中所述输入输出操作和所述附加的输入输出操作被同时执行。17.根据权利要求15所述的方法，其中执行所述附加的输入输出操作包括：接收指向所述第三象限的附加使能信号。18.根据权利要求15所述的方法，其中执行所述附加的输入输出操作包括：根据所述预解码，激活所述行解码器中的所述字线驱动器。19.一种片上系统(SOC)，包括：随机存取存储器(RAM)器件，包括多个象限，所述多个象限被布置在所述RAM器件的矩形形状的拐角周围；其中所述多个象限中的第一象限由包围所述RAM器件的两个垂直的边缘的部分...

【专利技术属性】
技术研发人员：D，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：