毛刺滤波器系统技术方案

一个示例包括毛刺滤波器系统(100)。系统(100)包括用于接收输入信号的输入级(102)、用于提供第一数字信号的第一输出端和用于提供第二数字信号的第二输出端。C元件(104)接收第一数字信号和第二数字信号，并且响应于第一数字信号和第二数字信号中的每一个具有与第一逻辑状态相反的第二逻辑状态而提供处于第一逻辑状态的第三数字信号。输出锁存器(106)响应于第三数字信号的第一逻辑状态而提供处于第二逻辑状态的输出信号。输出锁存器(106)还接收第一数字信号和第二数字信号，以响应于第一数字信号和第二数字信号中的一个从第二逻辑状态改变到第一逻辑状态而维持第三数字信号的第一逻辑状态。号的第一逻辑状态。号的第一逻辑状态。

【技术实现步骤摘要】
【国外来华专利技术】毛刺滤波器系统


[0001]本说明书总体涉及电子电路，并且更具体地涉及毛刺(glitch)滤波器系统。

技术介绍

[0002]计算机系统通常基于具有二元逻辑状态的数字信号进行操作。在实施互补金属氧化物半导体(CMOS)电路的这种系统中，晶体管可以基于逻辑信号在激活状态和非激活状态之间切换。然而，在高速应用中，诸如基于高速时钟信号的高速应用中，在状态之间切换所花费的时间可能导致给定逻辑信号的亚稳性(metastability)，从而导致给定的逻辑信号的非预期状态或幅度不足。毛刺滤波器和其他电路可以被实施以减轻给定逻辑信号的亚稳性。然而，相互冲突的设计考虑和逻辑处理可能会使在某些CMOS电路应用中实施毛刺滤波器变得困难。

技术实现思路

[0003]一个示例包括毛刺滤波器系统。该系统包括用于接收输入信号的输入级、用于提供第一数字信号的第一输出端和用于提供第二数字信号的第二输出端。C元件接收第一数字信号和第二数字信号，并且响应于第一数字信号和第二数字信号中的每一个具有与第一逻辑状态相反的第二逻辑状态而提供处于第一逻辑状态的第三数字信号。输出锁存器响应于第三数字信号的第一逻辑状态而提供处于第二逻辑状态的输出信号。输出锁存器还接收第一数字信号和第二数字信号以响应于第一数字信号和第二数字信号中的一个从第二逻辑状态改变到第一逻辑状态而维持第三数字信号的第一逻辑状态。
[0004]另一个示例包括毛刺滤波器系统。该系统包括输入级，该输入级被配置为接收输入信号并且生成第一数字信号和第二数字信号，该第一数字信号和第二数字信号是输入信号的单独的相应延迟版本。该系统还包括C元件，该C元件被配置为接收第一数字信号和第二数字信号，并且响应于第一数字信号和第二数字信号中的每一个的逻辑状态是第一状态，将控制节点处的第三数字信号的逻辑状态设置为与第一状态相反的第二状态。该系统进一步包括输出锁存器，该输出锁存器耦合到C元件并且被配置为响应于第三数字信号的第二状态而将输出信号的逻辑状态设置为第一状态。输出锁存器可以进一步被配置为响应于第一数字信号和第二数字信号具有单独的相应逻辑状态，将控制节点处的第三数字信号的逻辑状态维持为第二状态。输出锁存器可以被配置为在设置第三数字信号的逻辑状态时超控(override)C元件。
[0005]另一示例包括集成电路(IC)芯片。该IC包括时钟系统，该时钟系统包括被配置为生成输入信号的振荡器电路和毛刺滤波器系统。该毛刺滤波器系统包括输入级，该输入级具有用于接收输入信号的输入端、用于提供第一数字信号的第一输出端和用于提供第二数字信号的第二输出端。第一数字信号和第二数字信号对应于输入信号的单独的相应延迟版本。毛刺滤波器系统还包括C元件，该C元件具有用于接收第一数字信号的第一输入端和用于接收第二数字信号的第二输入端。C元件进一步包括用于提供第三数字信号的输出端。响
应于第一数字信号和第二数字信号中的每一个具有与第一逻辑状态相反的第二逻辑状态，可以提供处于第一逻辑状态的第三数字信号。该毛刺滤波器系统进一步包括输出锁存器，该输出锁存具有耦合到C元件的输出端的第一输入端并且具有用于响应于第三数字信号的第一逻辑状态而提供处于第二逻辑状态的输出时钟信号的输出端。输出锁存器进一步包括用于接收第一数字信号的第二输入端和用于接收第二数字信号的第三输入端，以响应于第一数字信号和第二数字信号中的一个从第二逻辑状态改变到第一逻辑状态而维持第三数字信号的第一逻辑状态。
附图说明
[0006]图1示出了毛刺滤波器系统的示例。
[0007]图2示出了毛刺滤波器电路的示例。
[0008]图3示出了时钟系统的示例。
具体实施方式
[0009]本说明书总体涉及电子电路，并且更具体地涉及毛刺滤波器系统。毛刺滤波器系统可以例如在高速互补金属氧化物半导体(CMOS)电路(诸如时钟电路或数据电路)中实施。因此，毛刺滤波器系统可以减轻在生成数字信号(例如，时钟信号)时基于切换的潜在亚稳性而可能发生的毛刺。毛刺滤波器系统可以包括响应于输入信号提供第一数字信号和第二数字信号的输入级。例如，输入信号可以被提供作为从本地振荡器电路提供的振荡数字信号，并且第一数字信号和第二数字信号可以是输入信号的单独的相应延迟版本。该毛刺滤波器系统还包括C元件(例如，穆勒(Muller)C元件)，该C元件可以作为可以在控制节点处提供第三数字信号的改性反相器电路来操作，而第三数字信号可以响应于第一数字信号和第二数字信号两者具有与第一逻辑状态相反的第二逻辑状态而具有第一逻辑状态。
[0010]毛刺滤波器系统还包括输出锁存器。输出锁存器可以包括输出反相器，该输出反相器可以将第三数字信号反相以生成输出信号，诸如将第三数字信号的第一逻辑状态反相以提供处于第二逻辑状态的输出信号。输出锁存器还包括反馈反相器，该反馈反相器被配置为响应于第一数字信号和第二数字信号具有不同逻辑状态而基于输出信号的逻辑状态来控制第三数字信号的逻辑状态，并且可以响应于第一数字信号DIG
A
和第二数字信号DIG
B
具有相同逻辑状态而被去激活。因此，反馈反相器可以响应于第一数字信号和第二数字信号中的一个改变逻辑状态而维持第三数字信号的逻辑状态。例如，反馈反相器包括具有共同输出端并且由相应的第一数字信号和第二数字信号控制的对置反相器。对置反相器可以被布置在由输出信号控制的晶体管之间。因此，反馈反相器可以响应于第一数字信号和第二数字信号中的一个的逻辑状态相对于另一个改变而在控制节点处维持输出信号的逻辑状态。
[0011]例如，输出锁存器可以被配置为在维持第三数字信号的逻辑状态时超控C元件。如本文所述，关于基于输出锁存器(例如，反馈反相器)和C元件来控制状态的术语“超控”是指在输出锁存器和C元件竞争设置第三数字信号的不同逻辑状态的情况下，输出锁存器在设置控制节点处的第三数字信号的逻辑状态时超控C元件的能力。例如，输出锁存器的反馈反相器可以包括比C元件的晶体管大的晶体管。因此，反馈反相器的晶体管的激活可以超控C
元件的将竞争控制节点处的第三数字信号的逻辑状态的控制的晶体管。
[0012]图1示出了毛刺滤波器系统100的示例。毛刺滤波器系统100可以例如在诸如时钟电路的高速互补金属氧化物半导体(CMOS)电路中实施。如本文所述，毛刺滤波器系统100可以减轻在生成数字信号(例如，时钟信号)时基于切换的潜在亚稳性而可能发生的毛刺。
[0013]毛刺滤波器系统100包括输入级102，该输入级102被配置为响应于输入信号IN提供第一数字信号DIG
A
和第二数字信号DIG
B
。例如，输入信号IN可以被提供作为从本地振荡器电路(图1的示例中未示出)提供的振荡数字信号。作为示例，输入级102可以包括一个或多个延迟元件，该延迟元件可以提供第一数字信号DIG
A
和第二数字信号DIG
B
作为输入信号IN的单独的相应延迟版本。毛刺滤波器系统100还包括C元件(例如，穆勒C元本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种毛刺滤波器系统，其包括：输入级，其具有用于接收输入信号的输入端、用于提供第一数字信号的第一输出端和用于提供第二数字信号的第二输出端，所述第一数字信号和所述第二数字信号是所述输入信号的单独的相应延迟版本；C元件，其具有用于接收所述第一数字信号的第一输入端和用于接收所述第二数字信号的第二输入端，所述C元件进一步具有用于提供第三数字信号的输出端，其中响应于所述第一数字信号和所述第二数字信号中的每一个具有与第一逻辑状态相反的第二逻辑状态，提供处于所述第一逻辑状态的所述第三数字信号；以及输出锁存器，其具有耦合到所述C元件的所述输出端的第一输入端并且具有用于响应于所述第三数字信号的所述第一逻辑状态而提供处于所述第二逻辑状态的输出信号的输出端，所述输出锁存器进一步具有用于接收所述第一数字信号的第二输入端和用于接收所述第二数字信号的第三输入端，以响应于所述第一数字信号和所述第二数字信号中的一个从所述第二逻辑状态改变到所述第一逻辑状态而维持所述第三数字信号的所述第一逻辑状态。2.根据权利要求1所述的系统，其中所述输出锁存器包括：输出反相器，其被配置为将所述第三数字信号反相以生成所述输出信号；以及反馈反相器，其具有所述第二输入端和所述第三输入端，并且被配置为响应于所述第一数字信号和所述第二数字信号的不同逻辑状态来将所述输出信号反相以控制所述第三数字信号的逻辑状态。3.根据权利要求2所述的系统，其中所述反馈反相器包括第一晶体管，所述第一晶体管被配置为响应于所述第一数字信号和所述第二数字信号的不同逻辑状态而从高电压轨传导电流或向低电压轨传导电流以设置所述第三数字信号的所述逻辑状态，其中所述C元件包括第二晶体管，所述第二晶体管被配置为响应于所述第一数字信号和所述第二数字信号中的每一个的相同逻辑状态而从所述高电压轨传导电流或向所述低电压轨传导电流以设置所述第三数字信号的所述逻辑状态，其中所述第一晶体管比所述第二晶体管大。4.根据权利要求2所述的系统，其中所述反馈反相器包括：第一反相器晶体管对，其由所述第一数字信号控制并且具有耦合到所述C元件的所述输出端和所述输出锁存器的所述输入端的输出端；以及第二反相器晶体管对，其由所述第二数字信号控制并且具有与所述C元件的所述输出端和所述输出锁存器的所述输入端对应的输出端。5.根据权利要求4所述的系统，其中所述反馈反相器进一步包括：第一晶体管，其将高电压轨与所述第一反相器晶体管对和所述第二反相器晶体管对互连，并且被所述输出信号的逻辑低状态激活；以及第二晶体管，其将所述第一反相器晶体管对和所述第二反相器晶体管对与低电压轨互连，并且被所述输出信号的逻辑高状态激活。6.根据权利要求1所述的系统，其中所述输入级包括在所述第一数字信号和所述第二数字信号之间的延迟元件，所述延迟元件被配置为将所述第二数字信号相对于所述第一数字信号延迟预定持续时间。7.根据权利要求1所述的系统，其中所述输出锁存器包括第一晶体管，所述第一晶体管
被配置为从高电压轨传导电流或向低电压轨传导电流以设置所述第三数字信号的所述逻辑状态，其中所述C元件包括第二晶体管，所述第二晶体管被配置为从所述高电压轨传导电流或向所述低电压轨传导电流，以设置所述第三数字信号的所述逻辑状态，其中所述第一晶体管比所述第二晶体管大。8.一种时钟系统，其包括根据权利要求1所述的毛刺滤波器系统。9.根据权利要求8所述的时钟系统，进一步包括振荡器电路，所述振荡器电路被配置为生成所述输入信号，其中所述输出信号作为时钟信号从所述毛刺滤波器系统提供。10.一种集成电路即IC，其包括根据权利要求1所述的毛刺滤波器系统。11.一种毛刺滤波器系统，其包括：输入级，其被配置为接收输入信号并且生成第一数字信号和第二数字信号，所述第一数字信号和所述第二数字信号是所述输入信号的单独的相应延迟版本；C元件，其被配置为接收所述第一数字信号和所述第二数字信号，并且响应于所述第一数字信号和所述第二数字信号中的每一个的逻辑状态是第一状态，将控制节点处的第三数字信号的逻辑状态设置为与所述第一状态相反的第二状态；以及输出锁存器，其耦合到所述C元件并且被配置为响应于所述第三数字信号的所述第二状态而将输出信号的逻辑状态设置为所述第一状态，所述输出锁存器进一步被...

【专利技术属性】
技术研发人员：A，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：