半导体装置和电子设备制造方法及图纸

本申请实施例提供一种半导体装置和电子设备，该半导体装置包括：变压器(T1)，其具有一次侧绕组和二次侧绕组；驱动电路(1)，其与所述一次侧绕组连接，向所述一次侧绕组施加驱动信号(SG1，SG2)；脉冲沿检测电路(2)，其与所述二次侧绕组连接，检测所述二次侧绕组中产生的脉冲沿(CPs_out，CPr_out)；以及信号产生电路(3)，其根据一对有效脉冲沿中各脉冲沿的极性，输出置位信号(SET)和复位信号(RESET)中的一者，其中，所述一对有效脉冲沿中的两个脉冲沿极性相反并且时间间隔在预定的时间范围之内。由此，能够可靠地输出置位信号或复位信号，并且，有效去除噪声信号的影响。有效去除噪声信号的影响。有效去除噪声信号的影响。

【技术实现步骤摘要】
半导体装置和电子设备


[0001]本申请涉及电子电路领域，尤其涉及一种半导体装置和电子设备。

技术介绍

[0002]在现有技术中，可以将变压器一次侧绕组接收的正脉冲或负脉冲传递到二次侧绕组，从而生成置位信号(SET)或复位信号(RESET)。
[0003]专利文献1(US6720816B2)公开了具有上述原理的电路。图1是专利文献1的电路组成的一个示意图，图2是专利文献1中的各信号的一个时序图。在图1和图2中，Us表示变压器Trf的二次侧绕组上的电压，Up表示一次侧绕组上的电压；电路AST生成驱动信号，驱动信号可以是正脉冲或者负脉冲，脉冲宽度都是T，周期是Tr；K1，K2是比较器，分别被输入参考电压+Uref和
‑
Uref；G2，G3为与非门；ZG1，ZG2为延迟电路，均能产生延时τ，并且，ZG1和ZG2的输入端子分别与RS触发器(RS
‑
FF)的S端子和R端子连接，从RS触发器的Q端子输出信号Uout，信号Uout是复位信号(即，信号Uout为低电平)或置位信号(即，信号Uout为高电平)。
...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，其特征在于，所述半导体装置包括：变压器(T1)，其具有一次侧绕组和二次侧绕组；驱动电路(1)，其与所述一次侧绕组连接，向所述一次侧绕组施加驱动信号(SG1，SG2)；脉冲沿检测电路(2)，其与所述二次侧绕组连接，检测所述二次侧绕组中产生的脉冲沿(CPs_out，CPr_out)；以及信号产生电路(3)，其根据一对有效脉冲沿中各脉冲沿的极性，输出置位信号(SET)和复位信号(RESET)中的一者，其中，所述一对有效脉冲沿中的两个脉冲沿极性相反并且时间间隔在预定的时间范围之内。2.如权利要求1所述的半导体装置，其中，所述驱动电路包括第1驱动电路和第2驱动电路，所述第1驱动电路与所述一次侧绕组的一端连接，向所述一次侧绕组输入第1驱动信号，所述第2驱动电路与所述一次侧绕组的另一端连接，向所述一次侧绕组输入第2驱动信号。3.如权利要求1所述的半导体装置，其中，所述信号产生电路包括：第1信号锁存部(FFs1，FFs2)，其响应于下降的所述脉冲沿，生成第1锁存信号；第1时间延迟部(DELAY1)，其响应于下降的所述脉冲沿，对所述第1锁存信号进行延迟，使所述第1信号锁存部生成第1延迟信号，所述第1延迟信号的时间长度小于所述驱动信号的时间长度；第2信号锁存部(FFr1，FFr2)，其响应于上升的所述脉冲沿，生成第2锁存信号；第2时间延迟部(DELAY2)，其响应于上升的所述脉冲沿，对所述第2锁存信号进行延迟，使所述第2信号锁存部生成第2延迟信号，所述第2延迟信号的时间长度小于所述驱动信号的时间长度；第3信号锁存部(FFs3，FFs4)，其响应于所述第1锁存信号、所述第2延迟信号以及第3延迟信号，生成第3锁存信号；第3时间延迟部(DELAY3)，其响应于上升的所述脉冲沿，生成所述第3延迟信号，所述第3延迟信号的时间长度大于所述驱动信号的时间长度；第4信号锁存部(FFr3，FFr4)，其响应于所述第2锁存信号、所述第1延迟信号以及第4延迟信号，生成第4锁存信号；第4时间延迟部(DELAY4)，其响应于下降的所述脉冲沿，生成所述第4延迟信号，所述第4延迟信号的时间长度大于所述驱动信号的时间长度；以及第5信号锁存部(FF5)，其根据所述...

【专利技术属性】
技术研发人员：井上隆，政所隆大，
申请(专利权)人：三垦电气株式会社，
类型：发明
国别省市：