杂散抑制锁相环系统技术方案

本发明专利技术属于集成通讯技术领域，具体涉及一种杂散抑制锁相环系统。一种杂散抑制锁相环系统，包括：依次连接的参考时钟端、时间数字转换器、第一加法器和数控振荡器；计数器，输入端连接数控振荡器，输出端连接第一加法器；随机选择电路，输出随机地址信号；快照电路，时钟信号端连接参考时钟端，使能端连接数控振荡器；数据选择器，数据输入端连接快照电路，地址输入端连接随机选择电路，输出端连接时间数字转换器，以通过数据选择器随机选择快照电路的输出来打散时间数字转换器的量化噪声。本发明专利技术采用了快照和随机选择电路的随机筛选机制来白噪声化时间数字转换器的量化噪声，从而实现锁相环输出的杂波抑制的目的。环输出的杂波抑制的目的。环输出的杂波抑制的目的。

【技术实现步骤摘要】
杂散抑制锁相环系统


[0001]本专利技术属于集成通讯
，具体涉及一种杂散抑制锁相环系统。

技术介绍

[0002]随着通信技术的发展，5G的商用化越来越广泛地出现在日常产品中。其中集成通讯系统是低延时，高速率，大带宽的硬件基础支撑。锁相环又在集成通讯系统中承担着极其关键的作用。随着工艺节点的迭代演进，数字锁相环相比于模拟锁相环占用更少的面积，具备更高的可配置性也被越来越广泛地应用在产品中。
[0003]数字锁相环从反馈线路上的分频器角度可以分为计数器(counter)锁相环和除法器(divider)锁相环。除法器锁相环首先将振荡器地高频输出降频至参考频率，然后降频之后的信号与参考时钟进行相位比较，相位差通过时间数字转换器进行量化。虽然锁定范围和计数器锁相环一样宽，但是输入相位误差和量化输出的关系并不是线性关系。所以一般会在这种架构锁相环中，添加一个相位频率鉴别器(PFD)来保证正的相位误差总能产生正的数字输出。即使如此，在振荡器覆盖很宽的频谱范围的场景，锯齿状的传输函数会降低锁相环锁定的时间。而计数器锁相环没有这个缺陷，它采用计数器和时间数字转换器分别来粗糙和精细量化相位误差。在一个参考周期之内之间测量，避免了除法器额外的转换操作。
[0004]参照图1是一种传统的计数器锁相环，参照图2和图3，时间数字转换器的输入相位误差是一个锯齿波特性，体现了系统带来的一阶相位噪声整形特性。这个特性带来了量化噪声呈现一定的周期性，从而体现在锁相环输出相位噪声具有一定的杂散，如图4所示。

技术实现思路
<br/>[0005]本专利技术针对传统的计数器锁相环中，锁相环输出相位噪声具有一定的杂散的技术问题，目的在于提供一种杂散抑制锁相环系统。
[0006]一种杂散抑制锁相环系统，包括：
[0007]依次连接的参考时钟端、时间数字转换器、第一加法器和数控振荡器；
[0008]一计数器，输入端连接所述数控振荡器的输出端，输出端连接所述第一加法器，由所述第一加法器将所述时间数字转换器的输出和所述计数器的输出进行累加后传输至所述数控振荡器；
[0009]一随机选择电路，输出随机地址信号；
[0010]一快照电路，时钟信号端连接所述参考时钟端，使能端连接所述数控振荡器的输出端；
[0011]一数据选择器，数据输入端连接所述快照电路的输出端，地址输入端连接所述随机选择电路的输出端，输出端连接所述时间数字转换器的输入端，以通过所述数据选择器随机选择所述快照电路的输出来打散所述时间数字转换器的量化噪声。
[0012]作为优选方案，所述随机选择电路包括：
[0013]一数字控制字；
[0014]一积分差分调制器，输入端连接所述数字控制字；
[0015]一第二加法器，将所述积分差分调制器的输出端和所述数字控制字做减法运算，所述第二加法器的输出端作为所述随机选择电路的输出端与所述数据选择器的地址输入端连接，以通过所述数据选择器对所述快照电路的所有输出进行随机选择来打散所述时间数字转换器的量化噪声。
[0016]作为优选方案，所述随机选择电路还包括：
[0017]一累加器，将所述第二加法器的输出进行累加，所述累加器的输出端作为所述随机选择电路的输出端与所述数据选择器的地址输入端连接，以通过所述数据选择器对所述快照电路的若干输出进行随机选择来打散所述时间数字转换器的量化噪声。
[0018]作为优选方案，所述积分差分调制器为三阶积分差分调制器，则通过所述数据选择器对所述快照电路的中间四个输出进行随机选择来打散所述时间数字转换器的量化噪声。
[0019]作为优选方案，所述随机选择电路包括：
[0020]一数字控制字；
[0021]一伪随机码，输入端连接所述数字控制字；
[0022]一第二加法器，将所述伪随机码的输出端和所述数字控制字做减法运算，所述第二加法器的输出端作为所述随机选择电路的输出端与所述数据选择器的地址输入端连接，以通过所述数据选择器对所述快照电路的两个输出进行随机选择来打散所述时间数字转换器的量化噪声。
[0023]作为优选方案，所述随机选择电路还包括：
[0024]一累加器，将所述第二加法器的输出进行累加，所述累加器的输出端作为所述随机选择电路的输出端与所述数据选择器的地址输入端连接，以通过所述数据选择器对所述快照电路的两个输出进行随机选择来打散所述时间数字转换器的量化噪声。
[0025]作为优选方案，所述数据选择器对所述快照电路的中间两个输出进行随机选择来打散所述时间数字转换器的量化噪声。
[0026]作为优选方案，所述快照电路为输出八路的快照电路。
[0027]作为优选方案，所述数据选择器为八选一数据选择器。
[0028]作为优选方案，所述随机选择电路的输出还连接所述第一加法器，由所述第一加法器将所述时间数字转换器的输出、所述随机选择电路的输出和所述计数器的输出进行累加后传输至所述数控振荡器。
[0029]作为优选方案，所述杂散抑制锁相环系统还包括：
[0030]一数字滤波器，设置在所述第一加法器和所述数控振荡器之间，对所述第一加法器输出的信号进行滤波后传输至所述数控振荡器。
[0031]本专利技术的积极进步效果在于：本专利技术采用杂散抑制锁相环系统，具有如下优点：
[0032]1、为了抑制传统计数器锁相环中相位噪声中出现的杂散，同时充分利用到计数器锁相环本身的优势，本专利技术结合了除法器锁相环和计数器锁相环的优点，采用了快照(snapshot)和随机选择电路的随机筛选机制来白噪声化时间数字转换器的量化噪声，从而实现锁相环输出的杂波抑制的目的。
[0033]2、随机选择电路可以为基于积分差分调制器、积分差分调制器结合累加器、基于
伪随机码或伪随机码结合累加器的模式实现随机筛选机制，可根据具体使用场景进行有机选择。
附图说明
[0034]图1为传统计数器锁相环的一种系统框图；
[0035]图2为图1中，锯齿波形状的TDC输入相位误差；
[0036]图3为图1中，呈现一定的周期性的TDC输入时间差；
[0037]图4为图1在某一小数频点的相位噪声；
[0038]图5(a)至图5(c)为本专利技术的三种不同系统框图。
[0039]图6为本专利技术快照电路的一种信号输入输出示意图；
[0040]图7为本专利技术快照电路的采样时序图；
[0041]图8为图5(a)中，呈线性的TDC输入相位误差；
[0042]图9为图5(a)中，打散后的TDC输入时间差；
[0043]图10为图5(a)在某一小数频点的相位噪声。
具体实施方式
[0044]为了使本专利技术实现的技术手段、创作特征、达成目的与功效易于明白了解，下面结合具体图示进一步阐述本专利技术。
[0045]参照图5(a)至图5(c)，本专利技术提供一种杂散抑制锁相环系统，包括参考时钟端CLKREF、时间数字转换器T本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种杂散抑制锁相环系统，其特征在于，包括：依次连接的参考时钟端、时间数字转换器、第一加法器和数控振荡器；一计数器，输入端连接所述数控振荡器的输出端，输出端连接所述第一加法器，由所述第一加法器将所述时间数字转换器的输出和所述计数器的输出进行累加后传输至所述数控振荡器；一随机选择电路，输出随机地址信号；一快照电路，时钟信号端连接所述参考时钟端，使能端连接所述数控振荡器的输出端；一数据选择器，数据输入端连接所述快照电路的输出端，地址输入端连接所述随机选择电路的输出端，输出端连接所述时间数字转换器的输入端，以通过所述数据选择器随机选择所述快照电路的输出来打散所述时间数字转换器的量化噪声。2.如权利要求1所述的杂散抑制锁相环系统，其特征在于，所述快照电路为输出八路的快照电路；所述数据选择器为八选一数据选择器。3.如权利要求1所述的杂散抑制锁相环系统，其特征在于，所述随机选择电路的输出还连接所述第一加法器，由所述第一加法器将所述时间数字转换器的输出、所述随机选择电路的输出和所述计数器的输出进行累加后传输至所述数控振荡器。4.如权利要求1所述的杂散抑制锁相环系统，其特征在于，所述杂散抑制锁相环系统还包括：一数字滤波器，设置在所述第一加法器和所述数控振荡器之间，对所述第一加法器输出的信号进行滤波后传输至所述数控振荡器。5.如权利要求1至4中任意一项所述的杂散抑制锁相环系统，其特征在于，所述随机选择电路包括：一数字控制字；一积分差分调制器，输入端连接所述数字控制字；一第二加法器，将所述积分差分调制器的输出端和所述数字控制字做减法运算，所述第二加法器的输出端作为所述随机选择电路的输出端与所述数据选择器的地址输入端连接...

【专利技术属性】
技术研发人员：邬成，陈鹏，
申请(专利权)人：无锡有容微电子有限公司，
类型：发明
国别省市：