一种全数字锁相环电路结构制造技术

本发明专利技术涉及一种全数字锁相环电路结构，包括时间数字转换模块、可变带宽数字环路滤波器、数控振荡器、分频器和模式控制模块。该电路可以工作在两种模式下：当参考时钟CLKref和反馈时钟CLKfb的相位差较大时，时间数字转换模块的动态范围大，可变带宽数字环路滤波器的带宽较大，扩大了环路的锁相范围；当参考时钟CLKref和反馈时钟CLKfb的相位差较小时，时间数字转换模块的分辨率提高，可变带宽数字环路滤波器的带宽减小，提高了环路的锁相精度。该电路能够有效兼顾环路的锁相范围和锁相精度。电路能够有效兼顾环路的锁相范围和锁相精度。电路能够有效兼顾环路的锁相范围和锁相精度。

【技术实现步骤摘要】
一种全数字锁相环电路结构


[0001]本专利技术涉及一种全数字锁相环电路结构，属于半导体集成电路


技术介绍

[0002]全数字锁相环因其功耗小、面积小已受到越来越多的关注，但在全数字锁相环的设计中，时间数字转换器是设计最复杂功耗最大的部分。而时间数字转换器在全数字锁相环中一般将时间/相位信号转换成数字信号并进行鉴频鉴相工作。传统的时间数字转换器基于延迟链实现，然而作为时间数字转换器的延迟单元，反相器本身提供的时间分辨率并不总能满足分辨率的要求。现有技术中提出游标型时间数字转换器，利用不同延迟链延迟单元之间的延迟差进行量化，可以将时间数字转换器的分辨率降低至最小门延迟以下，但是它受到延迟单元失配的影响更大，线性度难以保证，动态测量范围很小，由此导致全数字锁相环的锁相范围窄。而同时具有高分辨率和宽动态范围的时间数字转换器会大大增加全数字锁相环的设计复杂度和功耗。因此，寻求一种合适的全数字锁相环电路结构以降低系统功耗、提高锁相精度和扩大锁相范围是提高锁相环性能的关键。本专利技术拟采用一种新型环路架构，能够利用较低比特的模拟数字转换器将时间/本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种全数字锁相环电路结构，其特征在于，基于外部参考时钟信号CLKref并根据反馈时钟信号CLKfb对输出时钟的频率与相位进行控制，并为后续电路提供控制后的基准时钟信号，其特征在于：包括时间数字转换模块、可变带宽数字环路滤波器(16)、数控振荡器(17)、分频器(18)和模式控制模块(19)，其中时间数字转换模块同时连接可变带宽数字环路滤波器(16)和模式控制模块(19)，可变带宽数字环路滤波器(16)依次连接数控振荡器(17)、分频器(18)，所述的时间数字转换模块、控制模块、数字环路滤波器、数控振荡器、分频器依次组成一个全数字锁相环；所述的时间数字转换模块对外部输入参考时钟信号和反馈时钟信号进行比较，得到两者的相位差并转换为数字量；所述控制模块根据时间数字转换模块的输出，对数字环路滤波器的带宽进行调整；所述数字环路滤波器输出控制信号，控制数控振荡器振荡频率；所述反馈时钟信号为所述全数字锁相环电路中的分频器对所述全数字锁相环电路中的数控振荡器输出的振荡信号进行分频后获得。2.根据权利要求1所述的全数字锁相环电路结构，其特征在于，所述时间数字转换模块包括斜波产生电路(11)、第一采样保持器(12)、第二采样保持器(13)、运算放大器(14)和模拟数字转换器ADC(15)，其中参考时钟信号CLKREF连接斜波产生电路(11)的输入端(111)，斜波产生电路的输出端(113)连接第一采样保持器(12)的输入端(121)和第二采样保持器(13)的输入端(131)，参考时钟信号CLKref和反馈时钟信号CLKfb分别连接第一采样保持器(12)的上升沿采样端(122)和第二采样保持器(13)的上升沿采样端(132)，第一采样保持器的输出端(123)连接运算放大器的第一输入端(141)，第二采样保持器的输出端(133)连接运算放大器的第二输入端(142)，运算放大器的输出端(143)连接模拟数字转换器(15)的输入端(151)，模拟数字转换器的输出端(152)连接可变带宽数字环路滤波器(16)的输入端(161)，...

【专利技术属性】
技术研发人员：赵超，李贾唯茜，张有明，唐旭升，潘程宇，
申请(专利权)人：东南大学，
类型：发明
国别省市：