分频器和包括分频器的存储器设备制造技术

公开了一种分频器，其包括分频核心电路，该分频核心电路包括多个晶体管并且被配置为基于时钟信号和反相时钟信号生成至少一个划分时钟信号，控制器，被配置为基于时钟频率信息生成体偏置控制信号，以及自适应体偏置(ABB)生成器，其被配置为基于体偏置控制信号生成至少一个体偏置，并且被配置为将至少一个体偏置施加到多个晶体管中的一个或多个的体。体偏置施加到多个晶体管中的一个或多个的体。体偏置施加到多个晶体管中的一个或多个的体。

【技术实现步骤摘要】
分频器和包括分频器的存储器设备
[0001]相关申请的交叉引用
[0002]本申请要求于2022年1月12日向韩国知识产权局提交的韩国专利申请No.10
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2022
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0004912的优先权，其公开内容通过引用整体并入本文。


[0003]本文描述的本公开的实施例涉及分频器(frequency divider)和包括分频器的存储器设备，并且更具体地，涉及在宽频带中自适应操作的分频器和包括该分频器的存储器设备。

技术介绍

[0004]分频器被配置为以给定比率划分输入信号的频率，并且输出频率低于输入信号的频率的信号。一般地，自振荡频率(self
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oscillation frequency)是分频器的划分特性(division characteristic)之一，并且由分频器中包括的电路元件的特性来确定。自振荡频率可以是确定其中分频器能够操作的区域的重要因素。在输入信号的频率波动的情况下，分频器可能在操作区域之外。也就是说，存在分频操作失败的可能性。
[0005]现如今，由于电子设备(例如，存储器设备)中使用的时钟信号多样化，并且时钟信号的频率可变，因此对在宽频带中自适应操作的分频器存在持续的需求。正在积极进行研究以满足这种需求。

技术实现思路

[0006]本公开的实施例提供了一种在宽频带中自适应操作的分频器和包括该分频器的存储器设备。
[0007]根据一些实施例，分频器可以包括：分频核心电路，其包括多个晶体管，并且被配置为基于时钟信号和反相时钟信号来生成至少一个划分时钟信号；控制器，其被配置为基于时钟频率信息来生成体偏置控制信号；以及自适应体偏置(adaptive body bias，ABB)生成器，其被配置为基于体偏置控制信号来生成至少一个体偏置，并且被配置为将至少一个体偏置施加到多个晶体管中的一个或多个的主体。
[0008]根据一些实施例，分频器的操作方法可以包括基于时钟频率信息来生成体偏置控制信号，基于体偏置控制信号来调整体偏置的DC电平，以及将具有经调整的DC电平的体偏置施加到驱动晶体管和锁存器晶体管中的一个或多个的主体。
[0009]根据一些实施例，存储器设备可以包括：包括至少一个存储器单元阵列的组；控制该组的组控制器；向该组发送写入数据或从该组接收读取数据的数据缓冲器；接收时钟的时钟缓冲器；接收数据时钟的数据时钟缓冲器；同步电路，其基于时钟对数据时钟执行相位同步并输出经同步的数据时钟；内部时钟生成器，其包括分频器并且基于经同步的数据时钟来生成至少一个内部时钟；串行化器，其基于至少一个内部时钟操作以及串行化读取数据的比特；以及解串行化器，其基于至少一个内部时钟操作以及解串行化写入数据的比特。
分频器可以包括：分频核心电路，其包括第一锁存器和第二锁存器，其中第一锁存器包括差分对结构的第一驱动晶体管和第二驱动晶体管以及交叉耦合结构的第一锁存器晶体管和第二锁存器晶体管，第二锁存器包括差分对结构的第三驱动晶体管和第四驱动晶体管以及交叉耦合结构的第三锁存器晶体管和第四锁存器晶体管，以及划分经同步的数据时钟以生成第一内部时钟至第四内部时钟；控制器，其基于指示经同步的数据时钟的频率的时钟频率信息来生成体偏置控制信号；以及自适应体偏置(ABB)生成器，其被配置为基于体偏置控制信号来调整第一体偏置和第二体偏置中的每一个的相应DC电平，向第一驱动晶体管至第四驱动晶体管中的每一个的相应主体施加具有经调整的相应DC电平的第一体偏置，以及向第一锁存器晶体管至第四锁存器晶体管中的每一个的相应主体施加具有经调整的DC电平的第二体偏置。
附图说明
[0010]通过参考附图详细描述了本公开的实施例，本公开的上述及其他目的和特征将变得清楚。
[0011]图1是示出根据本公开的一些实施例的分频器的框图。
[0012]图2是详细示出图1的分频核心电路的框图。
[0013]图3是详细示出根据本公开的一些实施例的分频器的电路图。
[0014]图4是示出根据本公开的一些实施例的分频器的电路图。
[0015]图5是示出根据本公开的一些实施例的分频器的电路图。
[0016]图6是详细示出根据本公开的一些实施例的分频器的电路图。
[0017]图7A至图7C是示出根据本公开的一些实施例的分频器的划分特性的图。
[0018]图8是示出根据本公开的一些实施例的电子设备的框图。
[0019]图9是详细示出图8的存储器设备的框图。
[0020]图10是示出根据本公开的一些实施例的分频器的操作的流程图。
具体实施方式
[0021]下文将以使本领域技术人员能够容易地实施本公开的程度对本公开的实施例进行详细和清晰的描述。
[0022]图1是示出根据本公开的一些实施例的分频器的框图。根据本公开的一些实施例的分频器100可以包括分频核心电路110、控制器120和自适应体偏置(adaptive body bias，ABB)生成器130。
[0023]分频器100可以基于时钟信号，以划分比率“n”来划分时钟信号的频率。这里，“n”是2或更大的自然数。分频器100可以以任意或给定的划分比率来划分时钟信号。根据本公开的一些实施例，分频器100可以是2分分频器。在一些实施例中，分频器100可以划分频率为10MHz的时钟信号，使得时钟信号具有5MHz的频率。在一些实施例中，分频器100可以划分频率为50MHz的时钟信号，使得时钟信号具有25MHz的频率。分频器100可以通过基于输入时钟信号的频率信息控制内部电路元件(或组件)来加宽划分操作区域。
[0024]分频核心电路110可以基于时钟信号CLK和反相时钟信号CLKB来生成划分时钟信号(division clock signal)DIV_i。反相时钟信号CLKB可以具有与时钟信号CLK的相位相
反的相位(即，反相时钟信号CLKB和时钟信号CLK可以是180度异相的)。划分时钟信号DIV_i可以指通过以任意或给定的划分比率划分时钟信号CLK或反相时钟信号CLKB而获得的时钟信号。划分时钟信号DIV_i的相位可以彼此不同。这里，“i”表示与时钟信号CLK的相位差，并且可以具有0或更多以及360或更少的数值。例如，划分时钟信号DIV_0和时钟信号CLK可以同相。划分时钟信号DIV_90可以滞后时钟信号CLK 90度。划分时钟信号DIV_180可以滞后时钟信号CLK 180度。划分时钟信号DIV_270可以滞后时钟信号CLK 270度。根据本公开的一些实施例，分频核心电路110可以以划分比率“2”划分时钟信号CLK和反相时钟信号CLKB中的每一个，并且可以生成具有不同相位的四个划分时钟信号DIV_0、DIV_90、DIV_180和DIV_270。
[0025]分频核心电路110可以通过基于至少一个元件控制信号CTRL和/或至少一个体偏置BB控制分频核心电路110中包括的各种类型的元件(例如，诸如晶体管和/或二本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种分频器，包括：分频核心电路，包括多个晶体管，并且被配置为基于时钟信号和反相时钟信号来生成至少一个划分时钟信号；控制器，被配置为基于时钟频率信息来生成体偏置控制信号；以及自适应体偏置(ABB)生成器，被配置为基于体偏置控制信号来生成至少一个体偏置，并且被配置为将所述至少一个体偏置施加到所述多个晶体管中的一个或多个的主体。2.根据权利要求1所述的分频器，其中，所述至少一个划分时钟信号包括第一划分时钟信号、第二划分时钟信号、第三划分时钟信号和第四划分时钟信号，以及其中，所述分频核心电路包括：第一锁存器，被配置为基于时钟信号和反相时钟信号的逻辑值来锁存第一划分时钟信号和第二划分时钟信号的逻辑值，以及基于第一划分时钟信号和第二划分时钟信号的锁存的逻辑值来生成第三划分时钟信号和第四划分时钟信号；以及第二锁存器，被配置为基于时钟信号和反相时钟信号的逻辑值来锁存第三划分时钟信号和第四划分时钟信号的逻辑值，以及基于第三划分时钟信号和第四划分时钟信号的锁存的逻辑值来生成第一划分时钟信号和第二划分时钟信号。3.根据权利要求1所述的分频器，其中，所述ABB生成器被配置为基于体偏置控制信号来调整所述至少一个体偏置的DC电平。4.根据权利要求1所述的分频器，其中，所述控制器被配置为基于时钟频率信息来自适应地调整分频核心电路的自振荡频率。5.根据权利要求1所述的分频器，其中，所述分频核心电路包括第一锁存器和第二锁存器，其中，所述第一锁存器包括：第一电阻器，连接在电源电压端子和第一节点之间；第二电阻器，连接在所述电源电压端子和第二节点之间；第一驱动晶体管，连接在第一节点和第一源极节点之间，并且被配置为响应于第一划分时钟信号而操作；第二驱动晶体管，连接在第二节点和第一源极节点之间，并且被配置为响应于第二划分时钟信号而操作；第一锁存器晶体管，连接在第二节点和第二源极节点之间，并且被配置为响应于第三划分时钟信号而操作；第二锁存器晶体管，连接在第一节点和第二源极节点之间，并且被配置为响应于第四划分时钟信号而操作；第一时钟输入晶体管，连接在第一源极节点和第一尾节点之间，并且被配置为响应于时钟信号而操作；以及第二时钟输入晶体管，连接在第二源极节点和第一尾节点之间，并且被配置为响应于所述反相时钟信号而操作，并且其中，所述第二锁存器包括：第三电阻器，连接在所述电源电压端子和第三节点之间；
第四电阻器，连接在所述电源电压端子和第四节点之间；第三驱动晶体管，连接在第三节点和第三源极节点之间，并且被配置为响应于第三划分时钟信号而操作；第四驱动晶体管，连接在第四节点和第三源极节点之间，并被配置为响应于第四划分时钟信号而操作；第三锁存器晶体管，连接在第四节点和第四源极节点之间，并且被配置为响应于第一划分时钟信号而操作；第四锁存器晶体管，连接在第三节点和第四源极节点之间，并被配置为响应于第二划分时钟信号而操作；第三时钟输入晶体管，连接在第三源极节点和第二尾节点之间，并且被配置为响应于所述反相时钟信号而操作；和第四时钟输入晶体管，连接在第四源极节点和第二尾节点之间，并且被配置为响应于所述时钟信号而操作。6.根据权利要求5所述的分频器，其中，所述第一锁存器还包括：第一尾晶体管，连接在第一尾节点和地电压端子之间，并且被配置为响应于偏置电压而操作，以及其中，所述第二锁存器还包括：第二尾晶体管，连接在第二尾节点和所述地电压端子之间，并且被配置为响应于所述偏置电压而操作。7.根据权利要求5所述的分频器，其中，所述至少一个体偏置包括第一体偏置和第二体偏置，并且其中，所述ABB生成器被配置为基于体偏置控制信号来调整第一体偏置和第二体偏置的DC电平，被配置为向第一驱动晶体管、第二驱动晶体管、第三驱动晶体管和第四驱动晶体管中的每一个的主体施加具有DC电平中的被调整的DC电平的第一体偏置，并且被配置为向第一锁存器晶体管至第四锁存器晶体管中的每一个的主体施加具有所述DC电平中的被调整的DC电平的第二体偏置。8.根据权利要求7所述的分频器，其中，当时钟信号的频率高于默认值的频率时，所述控制器被配置为生成指示第一体偏置的DC电平增加的体偏置控制信号，并且其中，当时钟信号的频率低于默认值的频率时，所述控制器被配置为生成指示第二体偏置的DC电平增加的体偏置控制信号。9.根据权利要求5所述的分频器，其中，所述控制器还被配置为基于时钟频率信息来生成第一尺寸控制信号，其中，所述第一锁存器还包括：第一尺寸控制晶体管和第二尺寸控制晶体管，被配置为响应于第一尺寸控制信号而导通或截止；第五驱动晶体管，连接在第一尺寸控制晶体管和第一源极节点之间，并且被配置为响应于第一划分时钟信号而操作；以及
第六驱动晶体管，连接在第二尺寸控制晶体管和第一源极节点之间，并且被配置为响应于第二划分时钟信号而操作，并且其中，所述第二锁存器还包括：第三尺寸控制晶体管和第四尺寸控制晶体管，被配置为响应于第一尺寸控制信号而导通或截止；第七驱动晶体管，连接在第三尺寸控制晶体管和第三源极节点之间，并且被配置为响应于第三划分时钟信号而操作；以及第八驱动晶体管，连接在第四尺寸控制晶体管和第三源极节点之间，并且被配置为响应于第四划分时钟信号而操作。10.根据权利要求5所述的分频器，其中，所述控制器还被配置为基于时钟频率信...

【专利技术属性】
技术研发人员：李财雨，成侑昶，任政炖，张豪埈，许珍锡，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：