一种沟槽型功率半导体芯片制备方法及芯片技术

一种沟槽型功率半导体芯片的制备方法和沟槽型功率半导体芯片。该方法通过将金属层直接与多晶硅连接，除去了表面POLY层，使得芯片表面不产生层与层之间的台阶交叠爬坡，微填充问题彻底解决，可靠性大幅提高；沟槽型功率半导体芯片表面4层结构简化到3层结构，同时改变了多晶硅栅极的形成与互联方式，将原有技术多晶硅沟槽

【技术实现步骤摘要】
一种沟槽型功率半导体芯片制备方法及芯片


[0001]本专利技术涉及功率器件领域，具体涉及一种沟槽型功率半导体芯片的制备方法及该制备方法制得的沟槽型功率半导体芯片。

技术介绍

[0002]IGBT等功率器件作为必需的开关器件广泛应用在变频器和逆变器等电路结构中。沟槽型功率半导体芯片的结构经历了外延型、PT型、NPT型、沟槽+FS型等数个代别的发展，随着其结构变化，IGBT的性能得到不断优化和提升，其静态损耗和关断损耗都不断的减小，功率密度也随之不断提高。
[0003]FS型功率器件，即场截止型功率器件，一般是以区熔单晶硅片为衬底，并逐次进行正背面工艺。在进行背面工艺时，首先需将衬底减得很薄，FS型功率半导体器件对衬底的减薄厚度要求可谓是极为苛刻。比如说600V～1200V FS型IGBT要求厚度为60um～120um, 跟纸张的厚度差不多，减薄后很容易发生翘曲，且在后续的工艺过程中极易出现碎片和翘曲等工艺风险。减薄后将通过特殊的方法形成的N+场截止层，即FS层。FS层可以通过离子注入并进行高温退火深扩散形成，也可以通过质子注入并退火的方法形成。FS型功率半导体器件具有更低的导通压降和更快的开关频率。FS层使得功率半导体芯片可以做得更薄，因此可以获得较低的导通压降；也由于FS层对衬底载流子的复合作用和对电场的缓冲作用使得功率器件关断时会有更快的关断速度。
[0004]IGBT正面的沟槽（沟槽栅）结构，是区别于Planar（平面栅）结构的存在，沟槽结构使得IGBT的导通沟道的方向从水平变成垂直流动，这使得相同的芯片面积内可以放得下更多的原胞，也就是说原胞密度大大增加，同样的芯片面积下，沟槽结构器件比Planar结构导通的电流更大。
[0005]现有技术发展至今在诸多技术层面已经达到瓶颈，在某些方面也表现出了一些不足。现有芯片的正面沟槽结构，芯片上面的电极Gate是由两部分多晶硅构成的，一部分为垂直深入沟槽里的多晶硅，另一部分是平铺在芯片表面的多晶硅；这两部分多晶硅是相互连通的，并由氧化层包裹；沟槽中的多晶硅是IGBT的实际栅极，负责在氧化层的另一侧形成导电沟道，平铺在芯片表面的多晶硅栅极主要有两方面作用：其一，将沟槽里的多晶硅栅极互相连通；其二，形成栅极表面的布线，将所有沟槽栅多晶硅，统一短接到围绕在芯片周边的栅极总线Gate Bus上，并统一汇总至Gate PAD电极。在工艺实现方式上，多晶硅栅极一般采用如下工艺实现，首先在硅的表面激光刻蚀成密集的沟槽区域，然后通过氧化工艺形成栅极氧化层，第三步淀积一层多晶硅填满沟槽，并平铺在硅片的表面，第四步，通过刻蚀工艺形成表面的多晶硅布线。芯片表面多晶硅层与沟槽相连形成栅极布线。这种方式需要用到一层POLY光刻板，每根沟槽都要汇总到一条很宽的Gate bus上，Gate Bus一般围绕芯片一圈，并且形成多根叉指深入到芯片内部以连接沟槽。因此，现有技术存在如下不足：不足1：大面积的Gate Bus布线的存在占用了有效原胞区的空间，这些区域实质上形成了芯片空间的浪费；
不足2：由多晶硅构成的Gate Bus在淀积工艺时一般进行原位掺杂，具有较低的电阻率，这样栅极上加的Gate电压信号会通过Gate Bus迅速传导到每根沟槽上。然而，实际情况下，即便是进行原位掺杂的多晶硅GateBus,电阻率依然无法与金属直接比拟，金属铝的电阻率为2.65欧姆
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厘米;铜为1.67欧姆
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厘米；而原位掺杂的多晶硅电阻率为10以上；可见多晶硅电阻实际上是存在的，而且越是离栅极PAD远端区域，多晶硅电阻越不可忽视。在一些大芯片设计中，由于多晶硅电阻存在，栅极电压传导到远端会形成一定的电压损耗，造成远端的原胞开启不充分或不开启等风险。
[0006]不足3：由于POLY层表面刻蚀图案的存在，在刻蚀边缘会形成台阶，POLY层上面淀积的氧化层需要填充这些台阶，增加了填充风险，很容易形成空洞等填充缺陷。同时沟槽区域与POLY搭接的区域也会形成三维空间上的台阶。这些台阶的存在，严重影响栅极可靠性，形成栅极漏电等，影响芯片的可靠性。
[0007]不足4：在芯片的表面存在多晶硅栅极的区域形成金属
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氧化层
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多晶硅
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氧化层
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硅的多层结构，每种不同的物质都有不同的材料特性，比如说热膨胀系数，多晶硅的热膨胀系数为2.6e
‑6/K,而SiO2的热膨胀系数为0.5e
‑6/K,而铝的热膨胀系数为23.2e
‑6/K,在多晶硅淀积完成后，后续还有几个上千度的热过程，热膨胀系数的差异容易形成芯片表面各层之间的应力损伤，影响芯片的可靠性。
[0008]不足5：传统技术需要用到一层多晶硅版进行多晶硅刻蚀，形成栅极布线。工艺上相对更加繁琐，因为用到多晶硅光刻板，就需要涉及到光刻胶涂覆，光刻板应用对准，光刻胶曝光，多晶硅刻蚀等一系列的工艺过程，无形中增加了器件的生产周期，也增加了工艺成本。

技术实现思路

[0009]本专利技术的目的是提供一种沟槽型功率半导体芯片的制备方法及该制备方法制得的沟槽型功率半导体芯片，以克服现有技术中存在的上述诸多不足，简化工艺、提高芯片利用效率。
[0010]为实现上述专利技术目的，本专利技术的技术方案如下：本专利技术的第一方面提供了一种沟槽型功率半导体芯片的制备方法，包括如下步骤：在硅基衬底1表面形成P型掺杂的P阱区域2；在硅基衬底1上刻蚀梳齿状的沟槽;在沟槽表面上形成氧化层3，并在沟槽中淀积多晶硅4，使得多晶硅材料填满所述沟槽；在间隔沟槽周围形成N型掺杂的N阱区域6；淀积一层钝化层7；在紧邻N阱区域6的硅基衬底1上形成第一微沟槽区域9；在沟槽中形成第二微沟槽区域10；蒸镀或溅射金属层11，使得金属层11填充所述第一、第二微沟槽区域并均匀覆盖在整个表面；刻蚀所述金属层11形成栅极12和源极13的金属布线，部分所述第二微沟槽区域10中的多晶硅通过与微沟槽区域中的金属相连形成IGBT的栅极；部分所述第一微沟槽区域9
以及部分所述第二微沟槽区域10中的多晶硅通过与微沟槽区域中的金属相连形成IGBT的源极。
[0011]进一步的，所述在硅基衬底1上刻蚀梳齿状的沟槽包括：采用激光刻蚀工艺在硅基衬底1上刻蚀出梳齿状的沟槽；沟槽的宽度为0.4um～1.5um,深度为3um～8um，沟槽的间距为0.8um～5um。
[0012]进一步的，所述在沟槽表面上形成氧化层3，并在沟槽中淀积多晶硅4，使得多晶硅材料填满所述沟槽的步骤包括：形成覆盖在沟槽表面和硅基衬底1上的氧化层3；淀积多晶硅层4,使多晶硅材料填满沟槽，并覆盖硅基衬底1表面；采用正面研磨工艺，清除覆盖在硅基衬底1上的多晶硅层以及氧化层3。
[0013]进一步的，形成氧化层3的氧化工艺的温度为1050℃～1175℃,时间30min～60min;形成的氧化层的厚度为70nm～150nm;多晶硅层的厚度为0.8um～1.2um,多晶硅材料的电阻率为8～15欧姆
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【技术保护点】

【技术特征摘要】
1.一种沟槽型功率半导体芯片的制备方法，其特征在于，包括如下步骤：在硅基衬底（1）表面形成P型掺杂的P阱区域（2）；在硅基衬底（1）上刻蚀梳齿状的沟槽;在沟槽表面上形成氧化层（3），并在沟槽中淀积多晶硅（4），使得多晶硅材料填满所述沟槽；在间隔沟槽周围形成N型掺杂的N阱区域（6）；淀积一层钝化层（7）；在紧邻N阱区域（6）的硅基衬底（1）上形成第一微沟槽区域（9）；在沟槽中形成第二微沟槽区域（10）；蒸镀或溅射金属层（11），使得金属层（11）填充所述第一、第二微沟槽区域并均匀覆盖在整个表面；刻蚀所述金属层（11）形成栅极（12）和源极（13）的金属布线，部分所述第二微沟槽区域（10）中的多晶硅通过与微沟槽区域中的金属相连形成IGBT的栅极；部分所述第一微沟槽区域（9）以及部分所述第二微沟槽区域（10）中的多晶硅通过与微沟槽区域中的金属相连形成IGBT的源极。2.根据权利要求1所述的沟槽型功率半导体芯片的制备方法，其特征在于，所述在硅基衬底（1）上刻蚀梳齿状的沟槽包括：采用激光刻蚀工艺在硅基衬底（1）上刻蚀出梳齿状的沟槽；沟槽的宽度为0.4um
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1.5um,深度为3um
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8um，沟槽的间距为0.8um
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5um。3.根据权利要求1或2所述的沟槽型功率半导体芯片的制备方法，其特征在于，所述在沟槽表面上形成氧化层（3），并在沟槽中淀积多晶硅（4），使得多晶硅材料填满所述沟槽的步骤包括：形成覆盖在沟槽表面和硅基衬底（1）上的氧化层（3）；淀积多晶硅层（4）,使多晶硅材料填满沟槽，并覆盖硅基衬底（1）表面；采用正面研磨工艺，清除覆盖在硅基衬底（1）上的多晶硅层以及氧化层（3）。4.根据权利要求3所述的沟槽型功率半导体芯片的制备方法，其特征在于，形成氧化层（3）的氧化工艺的温度为1050℃
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1175℃,时间30min
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60min;形成的氧化层的厚度为70nm
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150nm;多晶硅层的厚度为0.8um
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1.2um,多晶硅材料的电阻率为8
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15欧姆
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厘米。5.根据权利要求1或2所述的沟槽型功率半导体芯片的制备方法，其特征在于，所述在间隔沟槽周围形成N型掺杂的N阱区域（6）的步骤包括：涂覆一层光刻胶（5）覆盖整个硅基衬底（1）表面,并采用N型区注入光刻板曝光所述光刻...

【专利技术属性】
技术研发人员：吴振兴，
申请(专利权)人：北京贝茵凯微电子有限公司，
类型：发明
国别省市：