半导体元件制造技术

本发明专利技术公开一种半导体元件，其主要包含一栅极结构设于一基底上以及一外延层设于该栅极结构旁，其中外延层包含第一缓冲层、第二缓冲层设于第一缓冲层上、主体层设于第二缓冲层上、第一遮盖层设于主体层上以及第二遮盖层设于第一遮盖层上。其中第一缓冲层底表面包含一平坦表面、第二缓冲层底表面包含一曲面，且第二缓冲层包含一直线侧壁。二缓冲层包含一直线侧壁。二缓冲层包含一直线侧壁。

【技术实现步骤摘要】
半导体元件


[0001]本专利技术涉及一种半导体元件，尤其是涉及一种具有外延层的金属氧化物半导体晶体管。

技术介绍

[0002]为了能增加半导体结构的载流子迁移率，可以选择对于栅极沟道施加压缩应力或是伸张应力。举例来说，若需要施加的是压缩应力，现有技术常利用选择性外延成长(selective epitaxial growth,SEG)技术于一硅基底内形成晶格排列与该硅基底相同的外延结构，例如硅锗(silicon germanium,SiGe)外延结构。利用硅锗外延结构的晶格常数(lattice constant)大于该硅基底晶格的特点，对P型金属氧化物半导体晶体管的沟道区产生应力，增加沟道区的载流子迁移率(carrier mobility)，并由此增加金属氧化物半导体晶体管的速度。反之，若是N型半导体晶体管则可选择于硅基底内形成硅碳(silicon carbide,SiC)外延结构，对栅极沟道区产生伸张应力。
[0003]现今以外延成长方式形成外延层的晶体管过程中通常会先于栅极结构两侧形成凹槽，再利用外延成长制作工艺形成外延层于凹槽内。然而以外延成长方式所形成的外延层通常无法得到平整的表面轮廓并影响元件运作。因此，如何改良现有制作工艺以解决现有瓶颈即为现今一重要课题。

技术实现思路

[0004]本专利技术一实施例揭露一种半导体元件，其主要包含一栅极结构设于一基底上以及一外延层设于该栅极结构旁，其中外延层包含第一缓冲层、第二缓冲层设于第一缓冲层上、主体层设于第二缓冲层上、第一遮盖层设于主体层上以及第二遮盖层设于第一遮盖层上。其中第一缓冲层底表面包含一平坦表面、第二缓冲层底表面包含一曲面，且第二缓冲层包含一直线侧壁。
[0005]本专利技术另一实施例揭露一种半导体元件，其主要包含一栅极结构设于一基底上以及一外延层设于该栅极结构旁，其中外延层包含第一缓冲层、第二缓冲层设于第一缓冲层上、主体层设于第二缓冲层上、第一遮盖层设于主体层上以及第二遮盖层设于第一遮盖层上。其中第一缓冲层包含无掺杂层，第二缓冲层包含锗的浓度梯度。
附图说明
[0006]图1至图4为本专利技术优选实施例制作一半导体元件的方法示意图。
[0007]主要元件符号说明
[0008]12:基底
[0009]14:栅极结构
[0010]16:栅极结构
[0011]18:栅极介电层
[0012]20:栅极材料层
[0013]22:硬掩模
[0014]24:间隙壁
[0015]26:轻掺杂漏极
[0016]28:凹槽
[0017]30:外延层
[0018]32:第一缓冲层
[0019]34:第二缓冲层
[0020]36:主体层
[0021]38:第一遮盖层
[0022]40:第二遮盖层
[0023]42:源极/漏极区域
[0024]44:接触洞蚀刻停止层
[0025]46:层间介电层
[0026]48:介质层
[0027]50:高介电常数介电层
[0028]52:功函数金属层
[0029]54:低阻抗金属层
[0030]56:硬掩模
[0031]58:接触插塞
具体实施方式
[0032]请参照图1至图4，图1至图4为本专利技术优选实施例制作一半导体元件的方法示意图。如图1所示，首先提供一基底12，然后于基底上形成至少一栅极结构14、16。在本实施例中，形成栅极结构14、16的方式较佳依序形成一栅极介电层、一栅极材料层以及一硬掩模于基底12上，并利用一图案化光致抗蚀剂(图未示)当作掩模进行一图案转移制作工艺，以单次蚀刻或逐次蚀刻步骤，去除部分硬掩模、部分栅极材料层以及部分栅极介电层，然后剥除图案化光致抗蚀剂，以于基底12上形成至少一由图案化的栅极介电层18、图案化的栅极材料层20以及图案化的硬掩模22所构成的栅极结构14、16。在本实施例中，栅极结构14、16的数量以两颗为例，但不局限于此，且为了凸显后续于两个栅极结构14、16之间所形成的缓冲层与外延层，本实施例仅显示部分栅极结构14、16，例如仅显示栅极结构14的右半部分与栅极结构16的左半部分。
[0033]在本实施例中，基底12例如是硅基底、外延硅基底、碳化硅基底或硅覆绝缘(silicon
‑
on
‑
insulator,SOI)基底等的半导体基底，但不以此为限。栅极介电层18可包含二氧化硅(SiO2)、氮化硅(SiN)或高介电常数(high dielectric constant,high
‑
k)材料；栅极材料层20可包含金属材料、多晶硅或金属硅化物(silicide)等导电材料；硬掩模22可选自由氧化硅、氮化硅、碳化硅(SiC)以及氮氧化硅(SiON)所构成的组，但不局限于此。
[0034]此外，在一实施例中，还可选择预先在基底12中形成多个掺杂阱(未绘示)或多个作为电性隔离之用的浅沟槽隔离(shallow trench isolation,STI)。并且，本实施例虽以
平面型晶体管为例，但在其他变化实施例中，本专利技术的半导体制作工艺也可应用于非平面晶体管，例如是鳍状晶体管(Fin
‑
FET)，此时，图1所标示的基底12即相对应代表为形成于一基底12上的鳍状结构。
[0035]然后分别在栅极结构14、16侧壁形成至少一间隙壁24，并可于形成间隙壁24之前或之后，选择性进行一轻掺杂离子注入，利用约930℃温度进行一快速升温退火制作工艺活化注入基底12的掺质，以于间隙壁24两侧与下方的基底12中分别形成一轻掺杂漏极26。在本实施例中，间隙壁24可为单一间隙壁或复合式间隙壁，例如可细部包含一偏位间隙壁(图未示)以及一主间隙壁(图未示)，偏位间隙壁与主间隙壁较佳包含不同材料，且两者均可选自由氧化硅、氮化硅、氮氧化硅以及氮碳化硅所构成的组，但不局限于此。
[0036]接着进行一干蚀刻及/或湿蚀刻制作工艺，利用栅极结构14、16与间隙壁24为蚀刻掩模沿着间隙壁24向下单次或多次蚀刻基底12，以于栅极结构14、16两侧的基底12中形成凹槽28。举例来说，该蚀刻制作工艺可包含先进行一干蚀刻步骤以在栅极结构14、16两侧的基底12中预先形成一初始沟槽(未绘示)，再接着进行一湿蚀刻制作工艺，各向同性地加大初始沟槽以形成凹槽28。在本专利技术一实施例中，湿蚀刻制作工艺可选择使用例如氢氧化铵(ammonium hydroxide,NH4OH)或氢氧化四甲基铵(tetramethylammonium hydroxide,TMAH)等蚀刻液体。值得注意的是，形成凹槽28的方式不限于前述干蚀刻搭配湿蚀刻的方式，也可以通过单次或多次的干蚀刻及/或湿蚀刻的方式来形成。例如于一实施例中，凹槽28可具有不同的截面形状，例如是圆弧、六边形(hexagon；又称sigmaΣ)或八边形(octagon)等截面形状，本实施例是以六边形的截面形状本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体元件，其特征在于，包含：栅极结构，设于基底上；外延层，设于该栅极结构旁，该外延层包含：第一缓冲层；以及第二缓冲层，设于该第一缓冲层上，该第二缓冲层包含直线侧壁。2.如权利要求1所述的半导体元件，另包含：主体层，设于该第二缓冲层上；第一遮盖层，设于该主体层上；以及第二遮盖层，设于该第一遮盖层上。3.如权利要求2所述的半导体元件，其中该主体层包含锗的浓度梯度。4.如权利要求2所述的半导体元件，其中该第一遮盖层包含锗的浓度梯度。5.如权利要求2所述的半导体元件，其中该第二遮盖层包含硅。6.如权利要求1所述的半导体元件，其中该第二缓冲层接触该基底。7.如权利要求1所述的半导体元件，其中该第二缓冲层底表面包含曲面。8.如权利要求1所述的半导体元件，其中该第一缓冲层底表面包含平坦表面。9.一种半导体元件，其特征在于，包含：栅极结构，设于基...

【专利技术属性】
技术研发人员：许嘉哲，何哲毅，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：