本申请公开了一种SiC MOSFET器件，通过在外延层背离衬底的表面设置沟槽，且沟槽内设置栅极和位于栅极靠近漏极一侧的屏蔽栅，从而在栅极和漏极之间引入屏蔽栅，减小栅极和漏极之间的交叠面积，进而减小栅漏电容。并且，设置屏蔽栅包括沿垂直于沟槽底部的方向层叠的至少两层掺杂层，且相邻两层掺杂层的掺杂类型相反，屏蔽栅中最靠近沟槽底部的一层掺杂层或最远离沟槽底部的一层掺杂层与源极电连接，使得屏蔽栅中相邻两层掺杂层形成PN结，而PN结的结电容的引入，使得屏蔽栅与漏极之间的电容有了降低的空间，因此，本申请所提供的SiC MOSFET器件，可以在减小栅漏电容的同时解决源漏电容过大的问题，进而可以减小开关损耗。进而可以减小开关损耗。进而可以减小开关损耗。
【技术实现步骤摘要】
一种SiC MOSFET器件
[0001]本申请涉及半导体
，尤其涉及一种SiC MOSFET器件。
技术介绍
[0002]碳化硅(Silicon Carbide，SiC)材料作为第三代宽禁带半导体材料的代表之一，具有禁带宽度大、临界击穿电场高、热导率高以及电子饱和漂移速度高等特点，在大功率、高温及高频电力电子等领域具有广阔的应用前景。其中，SiC功率器件应用范围较广的为SiC MOSFET器件，SiC MOSFET器件有两种典型的栅极结构：平面栅和沟槽栅，由于沟槽栅没有JFET区，减低了导通电阻，并减小了元胞面积，提高了芯片的集成度，因此发展潜力巨大。
[0003]SiC MOSFET器件在工作时，一般存在两部分损耗：导通损耗和开关损耗。在沟槽栅SiC MOSFET器件中引入屏蔽栅结构，能够允许漂移区的掺杂浓度相比于传统沟槽栅SiC MOSFET器件大幅提升，使得导通电阻大幅下降，进而减小导通损耗，并且，由于引入的屏蔽栅结构减小了栅极和漏极的交叠面积，进而减小了栅漏电容C
GD
，对器件的开关损耗有所改善。但是，由于屏蔽栅结构连接源极，因此，不可避免地在源漏电容C
DS
中引入了由屏蔽栅结构和漏极重叠部分导致的电容，即增大了源漏电容C
DS
，且电容C
DS
是电容C
GD
的1000倍左右，进而限制了开关损耗的减小。
[0004]因此，如何在减小栅漏电容C
GD
的同时解决源漏电容C
DS
过大的问题，进而减小开关损耗，是本领域技术人员亟待解决的技术问题。
技术实现思路
[0005]本申请实施例提供了一种SiC MOSFET器件，以在减小栅漏电容C
GD
的同时解决源漏电容C
DS
过大的问题，进而减小开关损耗。
[0006]为实现上述目的，本申请实施例提供了如下技术方案：
[0007]一种SiC MOSFET器件，包括：
[0008]衬底；
[0009]位于所述衬底一侧的外延层；
[0010]位于所述外延层背离所述衬底一侧的源极和位于所述衬底背离所述外延层一侧的漏极；
[0011]所述外延层背离所述衬底的表面设置有沟槽，所述沟槽内设置有栅极和位于所述栅极靠近所述漏极一侧的屏蔽栅，所述沟槽的侧壁和底部、所述栅极和所述屏蔽栅之间以及所述栅极和所述源极之间均设置有绝缘氧化层；
[0012]所述屏蔽栅包括沿垂直于所述沟槽底部的方向层叠的至少两层掺杂层，相邻两层所述掺杂层的掺杂类型相反，所述屏蔽栅中最靠近所述沟槽底部的一层掺杂层或最远离所述沟槽底部的一层掺杂层与所述源极电连接。
[0013]可选的，所述屏蔽栅中与所述源极电连接的一层掺杂层的掺杂浓度大于其他掺杂层的掺杂浓度。
[0014]可选的，所述屏蔽栅中，沿远离与所述源极电连接的一层掺杂层的方向，各所述掺杂层的掺杂浓度逐渐减小。
[0015]可选的，所述屏蔽栅中与所述源极电连接的一层掺杂层的掺杂浓度的取值范围为1
×
10
20
cm
‑3‑1×
10
21
cm
‑3，包括端点值。
[0016]可选的，所述屏蔽栅中各所述掺杂层为多晶硅掺杂层。
[0017]可选的，所述外延层包括沿背离所述衬底的方向依次排布的漂移区、基区和第一源区，所述沟槽深入所述漂移区内；
[0018]所述基区和所述第一源区均与所述栅极对应设置，且所述基区靠近所述栅极的一侧为第一沟道区；
[0019]所述基区和所述第一源区均与所述源极电连接。
[0020]可选的，所述漂移区包括沿背离所述衬底的方向依次排布的第一漂移区和第二漂移区，所述第二漂移区的掺杂浓度大于所述第一漂移区的掺杂浓度；
[0021]所述沟槽深入所述第二漂移区内。
[0022]可选的，所述基区和所述第一源区位于所述沟槽的一侧，所述第二漂移区包围所述沟槽的部分底部；
[0023]所述外延层还包括第二源区和第二沟道区；
[0024]所述第二源区位于所述沟槽背离所述第一源区及所述基区的一侧，所述第二源区与所述源极电连接，且所述第二源区呈L型延伸至所述沟槽靠近所述衬底的一侧；
[0025]所述第二沟道区位于所述沟槽靠近所述衬底的一侧，且所述第二沟道区连通所述第二源区和所述第二漂移区。
[0026]可选的，所述外延层还包括阱区，所述阱区包括第一阱区和第二阱区；
[0027]所述第一阱区位于所述第一源区、所述基区及所述第一漂移区背离所述沟槽一侧；
[0028]所述第二阱区位于所述第二源区及所述第二沟道区远离所述沟槽一侧。
[0029]可选的，所述第一源区的掺杂浓度的取值范围为1
×
10
18
cm
‑3‑3×
10
18
cm
‑3，包括端点值。
[0030]与现有技术相比，上述技术方案具有以下优点：
[0031]本申请实施例所提供的SiC MOSFET器件，包括衬底、位于衬底一侧的外延层、位于外延层背离衬底一侧的源极和位于衬底背离外延层一侧的漏极，通过在外延层背离衬底的表面设置沟槽，且沟槽内设置栅极和位于栅极靠近漏极一侧的屏蔽栅，从而在栅极和漏极之间引入屏蔽栅，减小栅极和漏极之间的交叠面积，进而减小栅漏电容C
GD
。但由于屏蔽栅需与源极电连接，因此，这将在源漏电容C
DS
中引入由屏蔽栅和漏极重叠部分导致的电容，此时，源漏电容C
DS
不仅包括源极与漏极之间的电容C
DS1
，还包括屏蔽栅与漏极之间的电容C
DS2
。
[0032]基于此，进一步设置屏蔽栅包括沿垂直于沟槽底部的方向层叠的至少两层掺杂层，且相邻两层掺杂层的掺杂类型相反，屏蔽栅中最靠近沟槽底部的一层掺杂层或最远离沟槽底部的一层掺杂层与源极电连接，使得屏蔽栅中相邻两层掺杂层形成PN结，具体以屏蔽栅中最远离沟槽底部的一层掺杂层与源极电连接为例，那么，屏蔽栅与漏极之间的电容C
DS2
包括屏蔽栅中最远离沟槽底部的一层掺杂层和漏极之间的电容C
SP1
、屏蔽栅中最靠近沟槽底部的一层掺杂层和漏极之间的电容C
SP2
以及屏蔽栅中各PN结的结电容C
J
，且屏蔽栅中
最靠近沟槽底部的一层掺杂层和漏极之间的电容C
SP2
与屏蔽栅中各PN结的结电容C
J
串联，再与屏蔽栅中最远离沟槽底部的一层掺杂层和漏极之间的电容C
SP1
并联，从而构成屏蔽栅与漏极之间的电容C
DS2
，由于串联电容整体的电容值小于串联电容各部分电容的电容值，从而可以减小屏蔽栅与漏极之间的电容C
DS2本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种SiC MOSFET器件，其特征在于，包括：衬底；位于所述衬底一侧的外延层；位于所述外延层背离所述衬底一侧的源极和位于所述衬底背离所述外延层一侧的漏极；所述外延层背离所述衬底的表面设置有沟槽，所述沟槽内设置有栅极和位于所述栅极靠近所述漏极一侧的屏蔽栅，所述沟槽的侧壁和底部、所述栅极和所述屏蔽栅之间以及所述栅极和所述源极之间均设置有绝缘氧化层；所述屏蔽栅包括沿垂直于所述沟槽底部的方向层叠的至少两层掺杂层，相邻两层所述掺杂层的掺杂类型相反，所述屏蔽栅中最靠近所述沟槽底部的一层掺杂层或最远离所述沟槽底部的一层掺杂层与所述源极电连接。2.根据权利要求1所述的SiC MOSFET器件，其特征在于，所述屏蔽栅中与所述源极电连接的一层掺杂层的掺杂浓度大于其他掺杂层的掺杂浓度。3.根据权利要求2所述的SiC MOSFET器件，其特征在于，所述屏蔽栅中，沿远离与所述源极电连接的一层掺杂层的方向，各所述掺杂层的掺杂浓度逐渐减小。4.根据权利要求2或3所述的SiC MOSFET器件，其特征在于，所述屏蔽栅中与所述源极电连接的一层掺杂层的掺杂浓度的取值范围为1
×
10
20
cm
‑3‑1×
10
21
cm
‑3，包括端点值。5.根据权利要求1所述的SiC MOSFET器件，其特征在于，所述屏蔽栅中各所述掺杂层为多晶硅掺杂层。6.根据权利要求1所述的SiC MOSFET器件，其特征在于，所述外延层包括沿背离所述衬底的方向依次排布的漂移区、基区和第一源区，所述沟...
【专利技术属性】
技术研发人员：罗军，李海荣，刘晨星，丰蜜，李帅，唐健博，李俊峰，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。