半导体器件、功率转换设备和车辆制造技术

本申请提供了一种半导体器件、功率转换设备和车辆。该半导体器件的栅极嵌入到半导体材料中，从而可以减小元胞尺寸。并且，该半导体器件的源极呈沟槽型，沟槽型源极嵌入到半导体材料中，并与半导体材料中的N型掺杂区形成肖特基接触，从而对现有的超结SiCMOSFET的短板进行优化。此外，该半导体器件还包括屏蔽区，从而能够屏蔽沟槽栅极介质电场和肖特基接触表面电场，提升器件栅极工作可靠性并抑制器件反向耐压漏电。耐压漏电。耐压漏电。

【技术实现步骤摘要】
半导体器件、功率转换设备和车辆


[0001]本申请涉及半导体
，更具体地，涉及一种半导体器件、功率转换设备和车辆。

技术介绍

[0002]碳化硅(SiC)材料相对硅(Si)材料具有宽禁带、高临界击穿电场、高热导率及高电子饱和漂移速度等优势，利用SiC制作的金属氧化物半导体场效应晶体管(metal
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oxide
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semiconductorfield
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effect transistor，MOSFET)相比利用Si制作的绝缘栅双极性晶体管(insulated gate bipolartransistor，IGBT)具有高击穿电压、低导通压降等特性，且单极导电特性使SiC MOSFET相比Si IGBT具有更快的开关速度，因而整体导通损耗、开关损耗均较低。但随着电压等级的升高，SiCMOSFET漂移区电阻不断增大，导致器件导通电阻显著上升。
[0003]采用超结漂移区技术，即在SiC MOSFET漂移区内制作交替排列N型掺杂柱区、P型掺杂柱区，可以利用电荷耦合原理突破器件导通电阻与击穿电压之间的理论极限，进一步降低SiC MOSFET的导通电阻，提升器件性能、降低芯片损耗。
[0004]然而，超结SiCMOSFET存在反向恢复损耗大、双极退化这两个短板。因此，如何对超结SiCMOSFET的两个短板进行优化是需要解决的问题。

技术实现思路

[0005]本申请提供一种半导体器件、功率转换设备和车辆，用于对现有的半导体器件进行优化。r/>[0006]第一方面，提供了一种半导体器件，包括：源极，栅极，漏极，半导体衬底，外延层；所述半导体衬底设置在所述漏极的一侧；所述外延层设置在所述半导体衬底远离所述漏极的一侧；所述外延层包括漂移区，所述漂移区包括P型掺杂区和N型掺杂区，所述P型掺杂区和所述N型掺杂区在所述外延层内沿第一方向交替排列；所述外延层还包括多个沟槽，所述多个沟槽包括第一沟槽、第二沟槽和第三沟槽，所述第二沟槽位于所述第一沟槽和所述第三沟槽之间，所述第二沟槽的深度小于所述第一沟槽的深度以及所述第三沟槽的深度，所述第一沟槽与所述第三沟槽延伸至所述漂移区，所述第一沟槽的侧壁和所述第三沟槽的侧壁均与所述漂移区接触；所述栅极填充于所述第二沟槽内；所述源极包括源极金属，所述源极金属填充于所述第一沟槽和所述第三沟槽内，并覆盖于所述外延层远离所述漏极的一侧，其中，填充于所述第一沟槽和所述第三沟槽内的源极金属的侧壁与所述漂移区形成肖特基接触。
[0007]在本申请中，利用超结N型掺杂区制作包含有肖特基势垒结构的半导体器件，能够使得芯片的反向二极管压降低于普通器件。
[0008]也就是说，根据本申请实施例，该半导体器件的外延层中包括第一沟槽和第三沟槽，并且源极金属填充于第一沟槽和第三沟槽内，使得源极金属的侧壁与漂移区形成肖特
基接触，从而能够使得半导体器件的二极管特性的压降更小，并且在降低导通的同时，进一步提高超结半导体器件的开关速度以及反向恢复速度。也就是说，采用本申请实施例的方案，可以对超结SiCMOSFET存在的反向恢复损耗大、双极退化这两个短板进行优化。
[0009]另一方面，外延层中包括第二沟槽，栅极填充到该第二沟槽中，可以减小半导体器件的元胞尺寸，从而降低芯片电阻和工作损耗。
[0010]结合第一方面，在第一方面的某些实现方式中，所述N型掺杂区包括顶部区域和N型掺杂柱区，所述顶部区域位于所述N型掺杂柱区远离所述漏极的一端；所述第一沟槽与所述第三沟槽延伸至所述漂移区，所述第一沟槽的侧壁和所述第三沟槽的侧壁均与所述漂移区接触，包括：
[0011]所述第一沟槽与所述第三沟槽延伸至所述顶部区域，所述第一沟槽的侧壁和所述第三沟槽的侧壁均与所述顶部区域接触。
[0012]结合第一方面，在第一方面的某些实现方式中，所述外延层还包括屏蔽区，所述屏蔽区位于所述P型掺杂区远离所述漏极的一侧，并且所述屏蔽区与所述第一沟槽和所述第三沟槽内的源极金属接触。
[0013]根据本申请实施例，通过设置屏蔽区可以起到屏蔽沟槽栅极介质电场和肖特基接触表面电场，提升器件栅极工作可靠性并抑制器件反向耐压漏电的作用。
[0014]结合第一方面，在第一方面的某些实现方式中，所述屏蔽区在所述漏极的投影与所述栅极在所述漏极的投影部分重叠。
[0015]根据本申请实施例，如果屏蔽区在所述漏极的投影与所述栅极在所述漏极的投影重叠，那么该屏蔽区对沟槽栅极介质电场和肖特基接触表面电场的屏蔽效果会更好，器件栅极工作可靠性也会更高，屏蔽区对器件反向耐压漏电的抑制作用也会更强。
[0016]结合第一方面，在第一方面的某些实现方式中，所述屏蔽区与所述栅极不接触。
[0017]结合第一方面，在第一方面的某些实现方式中，所述半导体器件还包括第一介质层和第二介质层，所述第一介质层设置在所述外延层远离所述漏极的一侧，所述第二介质层设置在所述栅极与所述外延层之间。
[0018]结合第一方面，在第一方面的某些实现方式中，所述源极金属填充于所述第一沟槽和所述第三沟槽内，并覆盖于所述外延层远离所述漏极的一侧，包括：
[0019]所述源极金属填充于所述第一沟槽和所述第三沟槽内，并覆盖于所述第一介质层远离所述漏极的一侧。
[0020]结合第一方面，在第一方面的某些实现方式中，所述栅极、所述第二介质层和所述漂移层形成金属氧化物半导体MOS结构。
[0021]结合第一方面，在第一方面的某些实现方式中，所述外延层还包括源区和阱区，所述阱区设置在所述N型掺杂区远离所述漏极的一侧，所述源区设置在所述阱区远离所述漏极的一侧；所述源区包括第一源区和第二源区，所述第一源区位于所述第一沟槽和所述第二沟槽之间，所述第二源区位于所述第二沟槽和所述第三沟槽之间；所述阱区包括第一阱区和第二阱区，所述第一阱区位于所述第一沟槽和所述第二沟槽之间，所述第二阱区位于所述第二沟槽和所述第三沟槽之间。
[0022]结合第一方面，在第一方面的某些实现方式中，所述第一沟槽和所述第三沟槽的深度相同。
[0023]根据本申请实施例，将第一沟槽和第三沟槽的深度设置相同可以便于加工制作。
[0024]结合第一方面，在第一方面的某些实现方式中，所述第一沟槽、所述第二沟槽和所述第三沟槽沿所述第一方向布置。
[0025]结合第一方面，在第一方面的某些实现方式中，所述半导体衬底中掺杂N型杂质，所述半导体衬底的掺杂浓度大于所述漂移层中的所述N型掺杂区的掺杂浓度。
[0026]结合第一方面，在第一方面的某些实现方式中，所述阱区和所述屏蔽区中掺杂P型杂质，所述阱区的掺杂浓度小于所述屏蔽区的掺杂浓度。
[0027]结合第一方面，在第一方面的某些实现方式中，所述源区掺杂N型杂质，所述源区的掺杂浓度大于所述漂移层中的所述N型掺杂区的掺杂浓度。
[0028]结合第一方面，在第一方面的某些实现方式中，所述半导体衬底和所述外延层的材料为碳化硅。本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：源极，栅极，漏极，半导体衬底，外延层；所述半导体衬底设置在所述漏极的一侧；所述外延层设置在所述半导体衬底远离所述漏极的一侧；所述外延层包括漂移区，所述漂移区包括P型掺杂区和N型掺杂区，所述P型掺杂区和所述N型掺杂区在所述外延层内沿第一方向交替排列；所述外延层还包括多个沟槽，所述多个沟槽包括第一沟槽、第二沟槽和第三沟槽，所述第二沟槽位于所述第一沟槽和所述第三沟槽之间，所述第二沟槽的深度小于所述第一沟槽的深度以及所述第三沟槽的深度，所述第一沟槽与所述第三沟槽延伸至所述漂移区，所述第一沟槽的侧壁和所述第三沟槽的侧壁均与所述漂移区接触；所述栅极填充于所述第二沟槽内；所述源极包括源极金属，所述源极金属填充于所述第一沟槽和所述第三沟槽内，并覆盖于所述外延层远离所述漏极的一侧，其中，填充于所述第一沟槽和所述第三沟槽内的源极金属的侧壁与所述漂移区形成肖特基接触。2.根据权利要求1所述的半导体器件，其特征在于，所述N型掺杂区包括顶部区域和N型掺杂柱区，所述顶部区域位于所述N型掺杂柱区远离所述漏极的一端；所述第一沟槽与所述第三沟槽延伸至所述漂移区，所述第一沟槽的侧壁和所述第三沟槽的侧壁均与所述漂移区接触，包括：所述第一沟槽与所述第三沟槽延伸至所述顶部区域，所述第一沟槽的侧壁和所述第三沟槽的侧壁均与所述顶部区域接触。3.根据权利要求1或2所述的半导体器件，其特征在于，所述外延层还包括屏蔽区，所述屏蔽区位于所述P型掺杂区远离所述漏极的一侧，并且所述屏蔽区与所述第一沟槽和所述第三沟槽内的源极金属接触。4.根据权利要求3所述的半导体器件，其特征在于，所述屏蔽区在所述漏极的投影与所述栅极在所述漏极的投影部分重叠。5.根据权利要求3或4所述的半导体器件，其特征在于，所述屏蔽区与所述栅极不接触。6.根据权利要求1
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5中任一项所述的半导体器件，其特征在于，所述半导体器件还包括第一介质层和第二介质层，所述第一介质层设置在所述外延层远离所述漏极的一侧，所述第二介质层设置在所述栅极与所述外延层之间。7.根据权利要求6所述的半导体器...

【专利技术属性】
技术研发人员：胡飞，唐龙谷，高博，焦春坤，郭志煜，彭迎春，
申请(专利权)人：华为数字能源技术有限公司，
类型：发明
国别省市：