高密度屏蔽栅晶体管结构及制作方法技术

一种高密度屏蔽栅晶体管结构及其制作方法，包括一个半导体衬底层和一个形成在半导体衬底上的外延层。在外延层中形成一个或多个沟槽，每个沟槽具有一对相对的侧壁，其中，相对侧壁之间的距离在沟槽底部附近大于沟槽顶部附近，其中沟槽底部比顶部更靠近半导体衬底层。其中沟槽底部比顶部更靠近半导体衬底层。其中沟槽底部比顶部更靠近半导体衬底层。

【技术实现步骤摘要】
高密度屏蔽栅晶体管结构及制作方法


[0001]本专利技术的各个方面主要涉及半导体功率器件。更具体地说，本专利技术的各个方面涉及沟槽栅极半导体功率器件以及屏蔽栅晶体管。

技术介绍

[0002]在当前的屏蔽栅晶体管(SGT)结构中，栅极之间的间距受到源极接触区宽度的限制。源极接触区域必须足够大，以使源极金属接触能够以低电阻形成到源极接触区。当前栅极结构的拓扑防止间距减小，因为栅极电极比栅极沟槽中的屏蔽电极宽得多。这导致源极接触和栅极之间的对准容差的降低，这可能导致栅极
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源极泄漏和阈值电压变化，因为接触注入进入沟道。此外，简单地收缩SGT沟槽会导致屏蔽电极不期望的收缩，这会增加屏蔽电极到源电极的串联电阻，这可能导致快速切换期间的击穿电压降低。它还增加了由高纵横比沟槽中的氧化物和多晶硅膜沉积导致的处理复杂性。
[0003]正是在这种背景下提出了本专利技术的各个方面。

技术实现思路

[0004]本专利技术公开了一种器件包括：一个半导体衬底层；一个在半导体衬底上的外延层；一个或多个在外延层中的沟槽，每个沟槽都有一对相对的侧壁，其中，相对侧壁之间的距离在沟槽底部附近大于沟槽顶部附近，其中沟槽底部比顶部更靠近半导体衬底层。
[0005]其中，所述的一个或多个沟槽中的每个沟槽都包括一个凹的底部。
[0006]其中，所述的一对相对的侧壁包括反向锥形区域，在该锥形区域中相对侧壁之间的距离随着从顶部到外延层的深度而增加。
[0007]其中，还包括一个沟槽绝缘层，内衬在所述外延层中的一个或多个沟槽中的每一个沟槽里。
[0008]其中，还包括一个导电材料层，形成在外延层中一个或多个沟槽中的每个沟槽中的沟槽绝缘层上。
[0009]其中，导电材料层包括一个栅极电极，该栅极电极与栅极接触导电耦合。
[0010]其中，在一个或多个沟槽底部附近，导电材料相对侧壁之间的间距，大于在一个或多个沟槽顶部的间距。
[0011]其中，在所述沟槽绝缘层上形成的所述导电材料层包括在一个或多个沟槽的底部附近形成的屏蔽电极，其中所述的栅极绝缘层由绝缘材料构成，并且所述栅极电极由导电材料制成。
[0012]其中，栅极电极的宽度小于屏蔽电极的宽度。
[0013]其中，所述栅极电极的宽度是所述栅电极的相对侧之间的距离，所述屏蔽电极的宽度为所述屏蔽极的相对侧间的距离，其中所述栅电极的每个相对侧壁在所述一个或多个沟槽的同一侧上具有所述屏蔽电极的对应侧壁。
[0014]其中，栅极电极的宽度等于屏蔽电极的宽度。
[0015]其中，一个或多个沟槽包括两个或多个沟槽，其中沟槽之间的间距为0.8微米或更小。
[0016]本专利技术还公开了一种制备上述器件的方法，包括：在半导体衬底层上制备一个外延层；在外延层中制备一个或多个沟槽，每个沟槽具有一对相对的侧壁，其中相对侧壁的间距在沟槽底部附近大于在沟槽顶部附近，其中沟槽底部比顶部更靠近半导体衬底层。
[0017]其中，还包括用一个绝缘层内衬一个或多个沟槽中的每个沟槽。
[0018]其中，还包括在一个或多个沟槽中的每个沟槽中的绝缘层上，放置第一导电材料，以便形成一个屏蔽电极，以及在屏蔽电极上方带有介电材料的一个屏蔽电极
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绝缘层。
[0019]其中，还包括在屏蔽电极
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绝缘层顶部屏蔽电极的上方，用第二导电材料制备一个栅极电极。
[0020]其中，还包括在一个或多个沟槽中的每个沟槽中，在绝缘层上放置一个第一导电材料，以便形成一个栅极电极。
[0021]其中，在外延层中形成一个或多个沟槽包括在外延层内形成一个或者多个沟槽前体，在一个或多个沟槽前体上形成衬垫氧化物层，在一层或多个沟道前体上形成衬垫氧化层，在所述一层或多层沟道前体上的衬垫氧化层和在所述衬垫氧化层上形成衬垫层，在所述衬垫氧化物层上形成氮化物层，并且从所述外延层的顶表面和所述沟槽前体的底部刻蚀所述氮化物层和衬垫氧化物层。
[0022]其中，还包括外延层轻掺杂第一导电类型的离子，衬底比外延层更重地掺杂第一导电类型的离子。
[0023]其中，还包括在外延层中形成掺杂第二导电类型的离子的本体区，并且在重掺杂第一导电类型离子的本体区上方的外延层中，形成一个源极区。
附图说明
[0024]阅读以下详细说明并参照以下附图之后，本专利技术的其他特征和优势将显而易见，其中：
[0025]图1表示依据本专利技术的各个方面，具有等于栅电极宽度的屏蔽电极宽度的改进型SGT的侧面剖视图。
[0026]图2表示依据本专利技术的各个方面，具有一个或多个沟槽的SGT器件的侧截面图，该沟槽具有比栅电极更宽的屏蔽电极。
[0027]图3表示依据本专利技术的各个方面，使用改进的沟槽结构的沟槽场效应晶体管(FET)的剖面侧视图示意图。
[0028]图4表示依据本专利技术的各个方面，改进的沟槽和栅电极结构的沟槽FET的剖面侧视图示意图。
[0029]图5A
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5N表示依据本专利技术的各个方面，改进沟槽形成的侧剖视图。
[0030]图5O
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5V表示依据本专利技术的各个方面，改进的SGT制造方法的侧剖视图。
[0031]图5O
’‑
5S
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表示依据本专利技术的各个方面，改进的沟槽FET器件制造方法的侧剖视图。
具体实施方式
[0032]尽管为了说明的目的，以下详细描述包含许多特定细节，但本领域的普通技术人员将理解，对以下细节的许多变化和修改都在本专利技术的范围内。因此，下文描述的本专利技术的示例性实施例对所要求保护的专利技术没有任何一般性损失，也没有施加限制。
[0033]在下面的详细描述中，参考附图，附图构成了本专利技术的一部分，附图中通过插图的方式表示出了本专利技术可在其中实施的具体实施例文档编号。在这方面，参考所描述的图形的方向，使用方向术语，例如“顶部”、“底部”、“前部”、“后部”、“前导”、“尾部”等。由于本专利技术的实施例的组件可以定位在多个不同的方向上，因此方向术语用于说明，并且不以任何方式限制。应当理解，在不脱离本专利技术的范围的情况下，可以利用其他实施例，并且可以进行结构或逻辑改变。因此，以下详细描述不应被视为限制意义上的描述，并且本专利技术的范围由所附权利要求书限定。
[0034]为了清楚起见，并不是本文描述的实现的所有常规特征都被表示出和描述。本领域技术人员将理解，在任何此类实现的实施例中，必须做出许多特定于实施例的决策，以实现研发人员的特定目标，例如遵守与应用和业务相关的约束，并且这些特定目标将因实施例的不同而不同，也因研发人员的不同而不同。此外，应当理解，这样的研发工作可能是复杂且耗时的，但是对于受益于本专利技术的本领域普通技术人员来说，这将是工程的常规任务。
[0035]本专利技术的说明书涉及掺杂有第一导电类型或第二导电类型的离子的半导体。第一导电类型的离子可以是第二导电类型的相反离子。例如但不限于，第一导电类型可以是本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种器件包括：一个半导体衬底层；一个在半导体衬底上的外延层；一个或多个在外延层中的沟槽，每个沟槽都有一对相对的侧壁，其中，相对侧壁之间的距离在沟槽底部附近大于沟槽顶部附近，其中沟槽底部比顶部更靠近半导体衬底层。2.权利要求1所述的器件，其中所述的一个或多个沟槽中的每个沟槽都包括一个凹的底部。3.权利要求1所述的器件，其中所述的一对相对的侧壁包括反向锥形区域，在该锥形区域中相对侧壁之间的距离随着从顶部到外延层的深度而增加。4.权利要求1所述的器件，还包括一个沟槽绝缘层，内衬在所述外延层中的一个或多个沟槽中的每一个沟槽里。5.权利要求4所述的器件，还包括一个导电材料层，形成在外延层中一个或多个沟槽中的每个沟槽中的沟槽绝缘层上。6.权利要求5所述的器件，其中导电材料层包括一个栅极电极，该栅极电极与栅极接触导电耦合。7.权利要求5所述的器件，其中在一个或多个沟槽底部附近，导电材料相对侧壁之间的间距，大于在一个或多个沟槽顶部的间距。8.权利要求5所述的器件，其中在所述沟槽绝缘层上形成的所述导电材料层包括在一个或多个沟槽的底部附近形成的屏蔽电极，其中所述的栅极绝缘层由绝缘材料构成，并且所述栅极电极由导电材料制成。9....

【专利技术属性】
技术研发人员：马督儿，
申请(专利权)人：万国半导体国际有限合伙公司，
类型：发明
国别省市：